Transcript Микропроцессорные системы ЭФУ АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА Архитектура микропроцессора (микроархитектура) - логическая организация, определяемая возможностями МП по аппаратной и программируемой реализации функций, необходимых.

Микропроцессорные системы ЭФУ
АРХИТЕКТУРА 8-РАЗРЯДНОГО
МИКРОПРОЦЕССОРА
АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА
Архитектура микропроцессора (микроархитектура) - логическая организация,
определяемая возможностями МП по аппаратной и программируемой
реализации функций, необходимых для построения микропроцессорной системы.
Структура
Доступ к узлам
Формат
управляющих слов
Характеристики
и назначение
сигналов
Набор операций
Способы представления и
форматы данных
МП КР580ВМ80А:
n-МОП, 5х5 мм
Способы адресации
Реакция на
внешние сигналы
Однокристальный
параллельный 8-разрядный
МП с фиксированной
системой команд.
Особенности: Неймановская
архитектура.
Intel 8080 (I8085) - 1974 г
СТРУКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА
А15...А0
CLK1 Ф1
Схема
управления БА
Буфер адреса
Указатель стека SP (16)
Рег. В
Рег. С
Рег. D
Рег. Е
Рег. Н
Рег. L
Рег. W
Рег. Z
Мультиплексор 15...8
РОН
Мультиплексор 7...0
Схема управления
регистрами
общего
назначения
Счетчик команд PC (16)
Схема
выборки
регистра
Схема управления
регистрами/
мультиплексорами
Мультиплексор (16)
SYNC Синх
READY Готов
Схема анализа
готовности
Сх. формирования
синхронизации
Схема управления
инкременте/
декремента
Сх. инкремента/
декремента
Регистр адреса
CLK2 Ф2
Схема
анализа
перехода
Сх. формирования
маш. циклов
Сх. формирования
маш. тактов
Сх. управления
маш. циклами
Сх. управления
маш. тактами
ПЛМ
Управление РОН
и
синхронизацией
Схема
анализа
захвата
линии
Схема анализа
прерываний
WAIT Ожидание
HOLD Захват
HLDA
Подтверждение
захвата
INT Запрос
прерывания
INTА Подтверждение
прерывания
Сх. выдачи состояния
процесса
Регистр команд
Д7...Д0
Схема
заряда
магистрали
данных
Буфер
данных
Регистр 2
Регистр 1
ПЛМ
Схема
десятичной
коррекции
Регистр условий F
Кодопреобразов
атель КП
Схема
управлен
ия АЛУ
Управление АЛУ
DBIN Прием
Схема
управления БД
WR Запись
Комбинационный сумматор СМ
Аккумулятор А
Схема
формирования
сброса
RESET Сброс
АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА
Операционное устройство
S
АЛУ: 8-разрядный комбинационный сумматор:
4 арифметических операций –
сложение, сложение с переносом, вычитание,
вычитание с заемом;
4 логические операции – НЕ, И, ИЛИ, искл.ИЛИ;
циклический сдвиг.
Аккумулятор А, десятичная коррекция
РОН: Для данных 8-р В, C, D, E, H, L
Для адресов 16-р BC, DE, HL
Управляющее устройство:
Z
0 AC 0
P
1 CY
Регистр признаков
S – знак
Z – нуль
AC– дополнительный
перенос
P – четность
CY – перенос
PC 16-р программный счетчик (+1, +2, +3)
Стек
схемы управления и синхронизации на основе
программируемой логики;
регистр команд;
управляющую память на основе программируемых
логических матриц;
буферные регистры адреса и данных;
устройства, обеспечивающие работу МП в режимах
прерывания и захвата магистрали;
схемы для обеспечения обмена данными между
узлами МП и внутренней шиной данных.
до 64 КБ с адресацией по словам
LIFO (Last Input First Output)
SP 16-р указатель стека (на младший байт слова)
SP-2 младший байт слова
запись SP-1 старший байт слова
SP
младший байт слова
чтение SP+1 старший байт слова
SP+2
АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА
Формат данных и команд
Значения: 0 – 255 или -128 – +127 со знаком
D7 D6 D5 D4 D3 D2 D1 D0
Однобайтная команда
КОП
Операнд
Двухбайтная команда
КОП
Операнд
Трехбайтная команда
КОП
Операнд (мл. байт)
Система команд
5 групп:
• Команды пересылки
данных из регистра в регистр или
память и из памяти в регистр.
• Арифметические команды:
сложения, вычитания, инкремента
и декремента.
• Логические команды:
И, ИЛИ, исключающее ИЛИ,
сравнение, сдвиг, инвертирование.
• Команды передачи управления и
обработки подпрограмм.
• Команды ввода-вывода и
управления.
Операнд (ст. байт)
Способы адресации данных
Прямая. STA 1000Н; LDA 1003Н;
SHLD 1006Н; LHLD 1009Н.
Регистровая. INC C; INX B;
MOV A,B; PUSH H; XTHL
Регистровая косвенная. STAX D;
INR M; MOV M,A
Непосредственная. MVI A,FFН;
LXI H,1000Н; IN F8Н
78 команд,
включающих
245 инструкций
АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА
Режимы работы микропроцессора
Временные диаграммы синхронизации
М1
Ожидание:
на входе Готовность отсутствует, на
выходе Ожидание .
Прерывание:
на входе Запрос прерывания
на выходе , если EI, Подтверждение
прерывания.
RET в п/п обслуживания запроса
возвращает в прерванную программу.
Захват:
на входе Захват,
на выходе Подтверждение захвата
Возврат в режим управления после снятия
сигнала.
Останов: Команда HLT.
Выход из останова:
Сброс - в режим сброса;
Захват - в режим захвата;
Запрос прерывания – в режим прерывания
Т1
Т2
М2
Т3
Т4
Ф1
Ф2
К внешним
устройствам
Синх
Выполнение команд
по тактам: 3…5 - машинный цикл.
Команда: 1…5 машинных циклов
(XTHL требует 18 тактов в 5 циклах).
Сигнал Синх в каждом машинном цикле.
АРХИТЕКТУРА 8-РАЗРЯДНОГО МИКРОПРОЦЕССОРА
Диаграмма состояний машинного цикла
Т1
Т2
Тож
Т3
Т4
Сброс
Ф1
Т1
Готовность + Подтверждение
останова
Т2
Готовность
Ф2
Подтверждение
останова
Подтв. останова
Да
Синх
Нет
Готовность
Захват
Нет
Да
А15...А0
Ожидание
Захват
Готовность
Запрос
прерывания
Установка
триггера захвата
Т3
Т4
Останов
Запрос
Захват
прерывания +
Разрешение
прерывания
Т5
Захват
Д7...Д0
Состояние
Данные
Прием
Готов
Ожидание
Диаграммы основного цикла выполнения команды
Да
Захват
Захват
Нет
Нет
Команда
окончена
Захват
Захват
Захват
Захват
Да
Нет
Запрос
прерывания, разрешение
прерывания
Да
Установка триггера
запроса прерывания
Сброс
подтверждения
останова
Обмен данными
Т1: состояние и адрес
Т2: уст. Прием, анализ Готовность (Ожидание)
Т3: данные
Т4: снятие сигналов