Transcript Franck EUDARIC MOLINA

Franck EUDARIC MOLINA
Ingénieur Electronicien Hardware Analogique
Email : [email protected]
Tél : 06.15.22.98.05
COMPETENCES
EXPERIENCES
Gestion de projet :
Responsable Technique Projet / Concepteur Hardware
SCHNEIDER-ELECTRIC
Grenoble (France)
Freelance
Janvier
2013
–
Février
2014
Conception dans le cadre du projet VENTEEA a partir d'un cahier des charges d’un
détecteur de défaut aérien pour les lignes HTA/MTA (20kV). Responsabilité technique
du
projet
et
de
la
conception
Hardware.
Création d'un détecteur de défaut auto alimenté (Tore Fer), communiquant (Radio
Zigbee), avec mesure de Courant (Capteur=Tore de Rogowski) et de tension de la ligne
MT (20kV). Ce capteur peut être monté sous tension et sur un réseau à neutre
impédant ou à neutre compensé. Il doit pouvoir fonctionner en étant soumis aux
fluctuations climatiques sévères. (CEM 6-1000, Choc Foudre (Onde de choc), IP65).
Transmission vers concentrateur en bas de poteau et du concentrateur a la station par
fibre optique.
-
Outils :
-
-
Dans le cadre de ce projet :
•
•
•
•
•
•
•
Choix de l’architecture
Choix des composants (µP, Transceiver, Capteur, Transmission….)
Animation des équipes sur les différents sites (SET, EQI, mécanique…)
Animation des réunions techniques avec les différents intervenants
(Schneider, Ademe…) et compte rendu d’avancement projet
Planning et analyse de risque
Conception hardware : Ecriture du dossier de conception
Test du prototype : Ecriture du plan de test et du rapport de test
Management:
Planning,
compte rendu de réunion,
organisation des réunions de
synchro, coordination avec
différents sites.
-
Cartes: Cadence (Concept,
Allegro, SpecctraQuest,
Signoise), Pads, OrCAD
Simulation : LTSPICE, PSPICE,
Simetrix
FPGA :
XILINX (Virtex II, Virtex4),
ACTEL:
APA050,
APA075,
APA3000
RECTIFY
MATHCAD
Normes et système :
-
DO254, DO178, CEM 6-1131-2,
IP65
Langages :
-
C, C++, Visual Basic, Python,
Flash, Assembleur
Consultant Expert Technique
ROLLS-ROYCE
Meylan (France)
Freelance
Janvier 2012 – Décembre 2012
OS:
-
Validation d’une carte de conversion de signaux numériques en 12 signaux
analogiques offrant 3 gammes de tension (0-1V, 0-10V, +/-10V) ou une sortie courant
4-20mA.
Pilotage
par
un
FPGA
ACTEL
APA31000.
Validation de cartes intégrées dans le projet VD3-1300MW ou études génériques à
mener dans le cadre du réexamen de sûreté associé aux troisièmes visites décennales
des réacteurs de 1300 MWe.
Dans le cadre de ce projet :
•
•
Validation et conception de cartes : Ecriture du dossier de conception
Test de cartes : Ecriture des plans de test et des rapports de tests
Windows XP, NT, VxWorks,
Linux.
Protocoles:
-
VME, PCI, PCI-X, CompactPCI,
VPX, USB, JTAG, CAN, RS232,
UART, SPI.
Langues:
-
Espagnol: Bilingue
Anglais: Courant parlé - écrit
Loisirs:
-
Course à pied (Marathons,
Semi, course de côte)
Musique: Saxophone
Danse: Salsa
Concepteur Electronicien
MEGGITT
Fribourg (Suisse)
Prestation
Juin 2010 - Décembre 2011
Développement carte process SPM2 ou carte de traitement et d’acquisition pour AIRBUS et
BOEING monté dans le ROTOR de l’avion et intégrant :5 capteurs de pression et capteur de
température, 5 Tachymètres (2 duals, 1 simple et un spare), 3 Accéléromètres (1 Dual et 2
simples), 1Thermo-couple, 1 senseur acoustique (Piezo électrique et Piezo résistif), Bus
AFDX, RS422, I2C, CAN, THERNET, Bus PCI, ADC 24Bits, FPGA ACTEL, DSP TMS32C6713.
Backplane Externe et Backplane Interme EMU-129 pour XWB intégrant le traitement du
signal des différents capteurs et la mise en forme de ces signaux jusqu’aux cartes SPCM et
SPM2. (Filtre LPF, HPF, Amplification, Multiplexage, FPGA, DSP).
Backplane de test pour validation fonctionnelle des différentes cartes utilisées dans l’EMU
(SPCM, MPM, SPM2, PSU).
Dans le cadre de ce projet :
•
•
•
•
•
Ecriture du dossier de conception
Ecriture des plans de validation technique
Ecriture des rapports de tests
Vérification via logiciel REQTIFY de la matrice de traçabilité permettant de prouver
qu’une exigence donnée est correctement couverte.
Analyse d’impact AMDEC
Responsable du Centre Technique Electronique
SHAKTIWARE
Marseille (France)
CDI
Août 2008 - Décembre 2009
Projet: Calculateur Système de 1500 voies pour ESO et le VLT du Chili (40000 voies sur les
nouveaux systèmes) pour pilotage temps réel du miroir déformable et correction du
faisceau, faisant l’objet d’un brevet. (MOSFET P/N + Limiteur de courant – AOP – Ampli
différentiel – ADC 16 bits) - Temps de réponse à la commande du RTC < à 5µs - Liaison Serial
sFPDP 2.5Gb ou Ethernet - Isolation Galvanique : 1.5KV - Isolation entre voies analogiques :
800V/voies (400V/voies nouveau système) @ 0°C et 95% humidité - Monitoring
Température système : PT100 - Bruit < 100mV PP - Linéarité < 0.2% sur le range +/-400V (+/200V nouveau système) - Slew rate de 60V/ms sur charge capacitive de 10nF (5nF nouveau
système)
Auto
calibrage
système.
Calculateur pour IAC (Institut d'astrophysique des Canaries)
Dans le cadre de ce projet :
•
•
•
•
•
•
En tant que responsable du BE :
o Planning des cartes des différentes entités transverses : Optique
o Choix et pilotage des sous-traitants industriels
o Inventaire
Conduite du projet ESO/SPHERE et IAC
Recette chez le client
Ecriture Cahier des charges, dossier de conception, plan de test et rapport de tests
Réponse à des appels d’offres
Tuteur industriel
Concepteur Electronicien
SCHNEIDER-ELECTRIC
Sophia-Antipolis
Prestataire
Septembre 2005 - Juillet 2008
Participation au projet CERES ou traitement d'obsolescences via un ASIC:" CERES".
•
•
•
•
•
•
•
Refonte de la schématique en incluant cet ASIC et carte outils simulant les
fonctionnalités de l’ASIC,
Simulation,
Réunions hebdomadaire avec ensemble des Ingénieurs et département ASIC,
Suivi du routage,
Mise en route et debug du prototype,
Essais CEM 6-1131,
Livraison prototype final : Architecture basée sur µP186, UART 26C562, Contrôleur
de sortie RIO et encodage Manchester 1.544MB.
Ingénieur Layout
THALES COMPUTERS
La Garde (France)
CDD
Août 2004 - Août 2005
Aide au routage de la carte K2 - KONTRON POWER NODE5 First VME POWER PC970.
Carte VME Dual POWER [email protected] - Mémoire DDR 512MB ou 1GB @333MHz - User
Flash 128MB - PCI-PCI-X interface - Alma 2e VME Interface - Bridge Memory Controller
CPC925 - AMD-8131 Hyper Transport Tunnel - AMD-8111 I/O HUB - Dual Port Gigabit
Ethernet Controller BCM5704
•
•
Schématique/Routage CADENCE.
Intégrité de signal : SigNoise Explorer, PSPICE
Layout Designer
CERN
Meyrin (Suisse)
CDI
1989 - 2000
Dans le cadre de la protection de l’aimant supraconducteur du LHC et dans le cadre de
l’expérience ATLAS :
•
•
•
Placement et routage de cartes
Mise au point des prototypes
Industrialisation
FORMATIONS
MSSE (Master of Sciences in Electrical Engineering)
RUM (Recinto Universitarion de Mayaguez)
1983 - 1985
Formation Master Recherche de deux années (appelées respectivement M1 et M2), après
trois années de formation post-baccalauréat.
Doctorat - These: Propagation d'ondes dans la Ionosphère
BSSE (Bachelor of Sciences in Electrical Engineering)
RUM (Recinto Universitario de Mayagues)
1978 - 1983
Cursus 3 années École d'Ingénieurs avec 2 premières années Tronc commun et troisième
année spécialisation en électronique et traitement du signal
BAC C
Lycée Schœlcher (Martinique 972)
1978
Baccalauréat C (Etudes scientifiques - Mention)