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集積回路
2. ＶＬＳＩの設計から製造まで
松澤 昭
2004年 9月
2004 9月
新大 集積回路
1
集積回路
1. VLSIとは？
2．VLSIの設計から製造まで
3. ＭＯＳトランジスタとCMOS論理回路
4．メモリー回路
5. アナログCMOS回路
6. 回路・レイアウト設計
7. 論理設計とテスト
8. アナログ・デジタル混載集積回路
9. スケーリング則と低消費電力化設計
10．システムLSIとVLSIの今後
2004 9月
新大 集積回路
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MOSトランジスタとCMOS論理回路
2004 9月
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MOSトランジスタ
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トランジスタの構造
Poly Silicon
W
SiO2
n
L
n
p型基盤
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LSI 製造工程：基本
LSIは露光・エッチング・酸化・成長などで作られる
露光・現像
窒化膜エッチング
熱酸化
ゲート酸化膜
窒化膜
酸化膜
素子間分離酸化膜
①
熱酸化
③
CVD
（化学気相成長）
多結晶Si膜
②
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④
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ＩＣ製造工程：基本
更にイオン注入・配線金属形成なども用いられる
露光・現像
多結晶Si膜エッチング
絶縁膜
ゲート電極形成
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イオン注入
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ゲート
コンタクト
アルミ配線
ソース・ドレイン形成
ゲート
ソース
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ドレイン
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製造工程：最新
最新のシリコンプロセスではSTI( Shallow Trench Isolation)
シリサイド形成、ポケット注入などの技術が用いられている。
● 分離形成
STIエッチング
STI 側壁酸化
NSG成長
CMP
● ソース、ドレイン（LDD)形成
Vt注入
ポケット注入
RTA熱処理
Psub
● ウエル注入
Pwell注入
チャンスト注入
Vt注入
アニ－ル
● サイドウオール形成、S/D注入
● ゲート酸化、ゲート形成
ゲート酸化
ゲート注入
ゲート形成
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S/D注入
RTA熱処理
Coスパッタ
RTA熱処理
National Panasonic
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CMOS論理回路
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VLSIの設計フロー
システム設計から物理設計まで
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ＶＬＳＩ設計フロー
機能設計
論理合成
所望の動作を実現する為の ＨＤＬを論理合成ソフト
ＬＳＩの機能を機能図又は により論理図に変換
ＨＤＬで記述し検証
論理設計
マスク設計 プロセス
論理が正しいことを 論理図をもとに標準セル
シミュレーションで ROM/RAM等の部品を
確認
配置・配線
テスト
出来上がったチップの
動作の検証
タ イ ミン グ図
ck
(1 k H z)
k eyck
(2 5 H z)
r e s e t_
sw
res
0
res
1
re
s
機能図によるＬＳＩの機能設計
module KeyScan(CLOCK,RESET,SIN,SCAN,VAL)
input
CLOCK,RESET
input
[3:0]
SIN;
output
[3:0]
SCAN,VAL;
reg
clk,rst;
論理図と論理シミュレーション
自動配置配
線
VDD
always @(posedge clk or psedge rst) begin
if(rst)
r_scan <= 4'd0;
else
case(Init)
1'b1:r_scan <= 4'd8; // Cobstant: r_scan[3:0]
1'b0:
case( Scanning )
1'b1:r_scan <= { r_scan[3] , r_scan[2] , r_scan
[1] }
1'b0:r_scan <= r_scan;
default: r_scan <= 4'bx;
endcase
default: r_scan <= 4'bx;
endcase
end
ハードウェア記述言語（ＨＤＬ）
によるＬＳＩの機能設計
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レチクル（ガラス原板）
VSS
MN3456
標準セル
１チップ自動レイアウト
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システムレベル設計フロー
システム仕様モデル
SES/Workbench
仕様設計
プロトタイピング
性能解析
動作モデル C
C、C++、Cadence/SPW
Synopsys/COSSAP他
アルゴリズム設計
ｼｽﾃﾑ検証
ハードソフト分割
CoWare/N2C
ハードウェア
組み込みソフト
ｼｽﾃﾑ設計
ﾊｰﾄﾞ動作記述
C・RTC
ﾁｯﾌﾟｲﾝﾌﾟﾘ
設計
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機能・論理検証
性能ﾓﾃﾞﾙ
合成ﾓﾃﾞﾙ
IP
高位合成
RTL記述
HW/SW
協調設計
検証ﾓﾃﾞﾙ
QuickTurn/Mercury・CoBALT
C
エミュレーション
協調検証
協調検証
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アプリケーション・
設計フェーズに応じた適
切なIPモデルを提供
（CPU、ペリヘラル、
メモリなどのモデル）
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アーキテクチャ設計
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動作記述
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-- KUE-CHIP2 RTL Description in VHDL Version 0.30 1997/Jul./07
-- Copyright 1997 ASTEM RI Written by H. Kanbara
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
use WORK.pkg_kue2.all;
entity kue_chip2 is
port(CLOCK_p
: in std_logic;
RESET_p
: in std_logic;
DBI_p
: in std_logic_vector(7 downto 0);
SP_p
: in std_logic;
SI_p
: in std_logic;
SS_p
: in std_logic;
SET_p
: in std_logic;
ADR_INC_p
: in std_logic;
ADR_DEC_p
: in std_logic;
OBS_SEL_p
: in std_logic_vector(3 downto 0);
IBUF_FLG_IN_p : in std_logic;
OBUF_FLG_IN_p : in std_logic;
OP_p
: out std_logic;
PHASE_p
: out std_logic_vector(4 downto 0);
AB_p
: out std_logic_vector(8 downto 0);
OB_p
: out std_logic_vector(7 downto 0);
DBO_p
: out std_logic_vector(7 downto 0);
MEM_OB_p
: out std_logic;
MEM_RE_p
: out std_logic;
MEM_WE_p
: out std_logic;
IBUF_FLG_CLR_p : out std_logic;
IBUF_RE_p
: out std_logic;
PANEL_RE_p
: out std_logic;
OBUF_WE_p
: out std_logic
);
end kue_chip2;
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VHDL記述
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RTL設計品質を高める
module top(clk,i1,i2,o1,o2);
input
clk;
input
i1,i2;
output
o1,o2;
assign w1 = i1 & i2;
assign w2 = i1 | i2;
always @(posedge clk) begin
o1 = w1;
end
always @(posedge clk) begin
o2 = w2;
end
endmodule
RTL構文チェック
RT qualify
RTL
後工程の制約違反を事前に回避
コードカバレッジ
チェック
テストベクタ
Verification Navigator
10100110111 0011
00111100101 1101
……………………
RTLの機能検証抜けをなくす
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論理合成
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動作の検証
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フロアプラン（物理）と論理合成とテスト設計
ブロック間タイミング調整
フロアプラン実施
長距離配線の発見
長距離配線に対し自動で対策
処理時間：約3分
挿入バッファ数：約2500
工数削減効果：数日→約3分
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フロアプランと論理合成
合成条件の生成
set_input_delay 0.011302 -clock [get_clocks {clk81s}] -fall -min -add_delay [get_ports {iopctr1db_11}]
set_input_delay 7.537164 -clock [get_clocks {clk81s}] -rise -max -add_delay [get_ports {ipdrcr_21}]
set_input_delay 0.049733 -clock [get_clocks {clk81s}] -rise -min -add_delay [get_ports {ipdrcr_21}]
合成用ブロック入出力 タイミング制約を生成
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配置合成
物理設計技術と論理タイミング技術を融合。
配置合成により高速高密度可能な配置を実現
できるようになった。
従来手法
タイミング違反
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実配線タイミング検証
• IR-Drop閾値を満足
• 歩留り向上
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電圧降下の解析
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現在の配線
現在はAlからCuに配線材料が変化している。
民生用SoCでも配線層数は６層以上が多く、配線間は柱のようなスタックトビアで接続されている。
Cu Interconnect
松下電器
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MOS Tr W plug
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0.5um
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アナ・デジ混載SoC：DVDの完全ワンチップ化
高性能アナログを含むDVDの全機能を0.13um技術を用いてワンチップに集積した。
0.13um, Cu 6Layer, 24MTr
Okamoto, et al., ISSCC 2003
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チップと入出力ピン
• 回路領域の１辺 a
• 回路領域の面積
A = a2
• Pinの幅 b
• チップのpin数
４(a/b)
回路領域
• 面積が４倍になっても
ピン数は２倍にしかな
らない．
a
b
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集積回路技術の特性
•
•
•
•
•
•
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同一回路の大量生産によるコスト低減
微細化による性能改善
消費電力の低減
集積化による信頼性向上
２次元平面上のレイアウトによる制限
入出力ピンの制限
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大規模集積回路を設計しよう
VDEC （東京大学大規模集積システム
設計教育研究センター）の利用
http://www.vdec.u-tokyo.ac.jp/
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VDECの役割
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VDECの試作サービスの流れ
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