Transcript Diapositive 1

Pulse Start Laser Synchro
LabVIEW & Field Programmable Gate Array
LabVIEW
MC68HC08
XILINX
USB/VPC
255 cycles FSL
FT232
1µs < ΔT < 1s
Précision = 1µs
DS1023-500
100ms
FSL
16,5 à 1292ns
n x FSL
QSL
230µs
ΔT
n x QSL
FML
QML
140µs
20 Septembre 2007
BENHARBONE William
CPLD & FPGA
Historique
LATTICE (CPLD)
Portes Logiques
500 000
ABEL
Advanced Boolean Expression Language
XILINX (FPGA)
XABEL
Xilinx ABEL
VHDL
Very High Speed Integrated Circuit
Hardware Description Language
réseau de portes programmables in-situ
>>>>>>>>> SPARTAN 3E <<<<<<<<
— 500 000 Portes
— 232 E/S
réseau de portes programmables in-situ
>>>>>>>>> XCS30XL <<<<<<<<<<
— 30 000 Portes
— 192 E/S
30 000
2 000
Logique Programmable Haute-Densité
>>>>>>> ISPLSI1016E <<<<<<<<
— 2 000 portes
— 32 E/S, 4 Entrées dédiées
1998
20 Septembre 2007
Logique Programmable Haute-Densité
>>>>>>> ISPLSI1032EA <<<<<<<
— 6 000 portes
— 64 E/S, 4 Entrées dédiées
2007
BENHARBONE William
Xilinx – Présentation
Langage ABEL
STRUCTURE
Déclarations
• Entrées/Sorties
• Nœuds internes
Equations
•Sortie.__ = Opérations ;
•Nœuds.__ = Opérations ;
.CLK
Horloge
.D
Bascule D
.CE
Clock Enable
.RE
Reset
State_diagram
Machine d’état
Truth_table
Table de vérité
Simulation
• test_vectors
• trace_statement
20 Septembre 2007
MODULE portes OPERATEURS
"Inputs
Opérateurs Arithmétiques
A, B pin;
-A
Négation
"Outputs
A-B
Soustraction
Y1,Y2,Y3,Y4,Y5,Y6,Y7
pin istype 'com';
out
+ = [Y1..Y7];
A+B
Addition
Equations
*
A*B
Multiplication
Y1/ = A &
B; "EtDivision entière non signée
A/B
Y2 = A # B; "Ou
%
A%B
Modulo
Y3 = A $ B; "Ou Exclusif
Y4<<
= !A;A<<B
"Non Décalage de A vers la gauche de B bits.
Décalage
Y5>>
= !(AA>>B
& B); "Non
et de A vers la droite de B bits.
Y6 = !(A # B); "Non ou
Opérateurs Logiques
Y7 = !(A $ B); "Non ou Exclusif
!
!A
Négation
Test_vectors
&
A &[out])
B
ET
([A,B]
->
[0,0]
->A[.X.];
#
#B
OU
[0,1] -> [.X.];
$
A$B
OU EXCLUSIF
[1,0] -> [.X.];
!$
!$ B
NON OU EXCLUSIF
[1,1]
->A[.X.];
END
BENHARBONE William
Xilinx - Déclarations
Vue d’ensemble
Entrées
Horloge 8 MHz ______________ CLK
RAZ du Xilinx _____________ RESET
Ordre de lancement ________ START
Bus de Donnée ________ HC08[7..0]
Bus d’adresse __________ ADR[4..0]
Ecriture ____________________ WR
Sorties
Etat _____________________ BUSY
Impulsions _____________ FSL, QSL
Impulsions _____________ FML, QML
Nœuds Internes / Registres
Période ______________ PER[7..0]
Registre ΔT ___________ ADR[16.0]
Polarité _____________ FSL ... QML
Registres
00
Période[7..0]
01
Δt[16]
02
Δt[15..8]
03
Δt[7..0]
04
Polarité[3..0]
Compteurs
Diviseur CLK[2..0]
4
ΔT_[20..0]
1048576
4 x Largeur Pulse [7..0]
255
Impulsion FSL [16..0]
131071
Impulsion FML [16..0]
131071
Largeur des impulsions _ FSL … QML
Compteurs ___________ FSL_à_QSL
Compteurs ___________ FML_à_QML
20 Septembre 2007
BENHARBONE William
Xilinx - Fonctionnement
100ms
initialiser
initialiser
initialiser
initialiser
le
le
le
le
"Compteur
"Compteur
"Compteur
"Compteur
ΔT (20 bits)" à 1
de Période" à 0
FSL (100ms=16bits)" à 230us
FML (100ms=16bits)" à 140us
FSL
Start
n x FSL
QSL
ΔT
230µs
n x QSL
FML
QML
140µs
CPT_FSL = 100ms
Impulsion FSL
Incrément CPT_PERIODE
CPT_FML = 100ms
CPT_FSL=0
Impulsion FML CPT_FML=0
CPT_ΔT
=
REG_ΔT
CPT_PERIODE
=
REG_PERIODE
CLK = 1µs
Incrément CPT_FSL
Incrément CPT_FML
CPT_FSL = 230µs
Impulsion QSL
Lancer CPT_ΔT
20 Septembre 2007
CPT_PERIODE=0
Impulsion QML
CPT_FML=140µs
STOP CPT_ΔT
&
CPT_ΔT=0
BENHARBONE William
Simulation Fonctionnelle
20 Septembre 2007
BENHARBONE William
LabVIEW – National Instrument ™
USB: Virtual Port Com
n x FSL: Période (ms)
ΔT: Delta T(µs)+Delta T (ns)
n x QSL: Répétition
Polarité: FSL,QSL,FML,QML
100ms
FSL
n x FSL
QSL
230µs
ΔT
n x QSL
FML
QML
140µs
20 Septembre 2007
BENHARBONE William
LabVIEW – National Instrument ™
20 Septembre 2007
BENHARBONE William
20 Septembre 2007
BENHARBONE William
5ème Rencontre Régionale
MERCI
20 Septembre 2007
BENHARBONE William