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DiaTem Boundary Scan Seminar
DiaTem Boundary Scan Seminar
Copyright TECS Prüftechnik GmbH Furtwangen
DiaTem Boundary Scan Seminar
TECS Workshops und Seminare:

Neutrale Workshops über
Testverfahren und Teststrategien in
der Elektronik
- Vor-/Nachteile aktueller Testverfahren
- Design-for-Test-Richtlinien
- Nullfehler-/Yield-Regelkreise
- Berechnung von optimalen Teststrategien



Test-Consulting
Produktschulungen
Produktseminare
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Referenzen Baugruppen-Workshop (1):
ABB, Eberbach  ACD Elektronik, Oberholzheim  ad+T, Hinwil  Aesculap, Tuttlingen  Alcatel, Hannover  AMZ,
Illingen  APT, Hürth  ASC-TEC, Bodmann  Atlantik Zeiser, Emmingen  AVAT, Tübingen  AZS Datentechnik,
Stetten  Bachmann Electronic, Feldkirch-Tosters  Base10. Hallbergmoos  Becker Machaczek, Friedrichsthal 
Dipl.Ing. W. Bender, Grünberg  Berchtold, Tuttlingen  Berger Lahr, Lahr  Berufsförderungswerk, Schömberg  BDT,
Rottwei  Belimo, Hinwil  Bieler + Lang, Achern  Biotronic, Berlin  Bircher Reglomat, Beringen  Bizerba,
Balingen  Blaupunkt-Werke, Hildesheim  Bodenseewerke, Überlingen  BMK, Augsburg  Robert Bosch, Ansbach 
Robert Bosch, Plochingen  Robert Bosch Schwieberdingen  Bosch Telekom, Backnang  Braun, Kronberg  Braun,
Walldürn  CGK, Konstanz  Cheops, Geretsried  Comsoft, Karlsruhe  Conware Computer Consulting, Karlsruhe 
Cooper Tools, Besigheim  CSEE, Neuchatel  Deltec, Furth  Delphi, Engelskirchen  Deutsche Aerospace, Wedel 
Develop Dr. Eisbein, Gerlingen  Diehl AKO, Nürnberg  Diehl AKO Wangen  Dietz Electronic, Neuffen 
Digitaltest, Stutensee  Dräger Safet, Lübeck  Dräxlmaier, Vilsbiburg  DZG Hamburg  DZG, Vöhrenbach  Elex,
Mannheim  Elcoteq, Turgi  Eltako Schaltgeräte, Fellbach  ELTAS Eschbach  E+H, Gerlingen  E+H, Maulburg
 E+H, Nesselwang  E+H, Reinach  EOS Krailling  EPIS Microcomputer, Albstadt  ESW Extel Systems, Wedel
 Erbe Elektromedizin , Tübingen  eta plus, Nürtingen  Eurocontrol, Maastricht  Feinmetall Herrenberg  FHF
Funke + Huster, Mülheim  Fresenius Medical Car Deutschland, Schweinfurt  Fritsch Elektronik, Achern  FZA,
Düsseldorf  FZA, Hannover  FZA, Heusenstamm  GEZE, Leonberg  GIRA Giersiepen, Radevormwald  Graf
Syteco, Tuningen  Harmann/Becker Karlsbad  Harmann/Becker, Straubing  Hectronic, Bonndorf  Hella, Lippstadt
 Hoerbiger Bara, Ammerbuch  Hohner, Trossingen  Homag, Schopfloch  Honeywell Schönaich  Hüttinger,
Freiburg  Ihlemann, Braunschweig  Indramat, Lohr  Infratec, Bensheim  Insta Elektro, Lüdenscheid  Inst. Dr.
Förster, Reutlingen  Interflex, Durchhausen  IZT Innovationszentrum, Erlangen  IXXAT Automation, Weingarten 
Jauch + Schmid, VS-Schwenningen  Jetter, Ludwigsburg  Julabo, Seelbach  Kaba Benzing, VS-Schwenningen 
Katek, Grassau  Keba, Linz  Knobloch, Erbes-Bödesheim  Ing. Fritz Kübler Zählerfabrik, VS-Schwenningen 
Dr.A.Kuntze, Meerbusch
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Referenzen Baugruppen-Workshop (2):
Leuze, Owen-Teck  Leybold Didactic, Hürth  Liebherr Aerotechnik, Lindenberg  Liebherr Elektronik, Lindau 
Liebherr Hausgeräte, Ochsenhausen  Link Electronics, Kandel  Lorenz electronik, St. Georgen  Lüdtke Elektronic,
Herxheim  Marquardt, Rietheim  Matshushita, Lüneburg  Matsushita, Neumünster  MaZet, Jena  MBB Gelma,
Bonn  Merten, Wiehl  MGV, München  Micro-Epsilon, Ortenburg  Miele, Gütersloh  Moeller, Bonn  Franz
Morat, Eisenbach  MR Elektronik, Kirchheim  MSC, Freiburg  MSC Stutensee  Multitest, Rosenheim  Murr
electronic, Oppenweier  Pepperl + Fuchs, Mannheim  Physik Instrumente (PI), Karlsruhe  Preh-Werke, Bad Neustadt
 Pro Design, Bruckmühl  PTR, Werne  Puls, München  Rafi, Berg  Raylase, Wessling  Richter, Pforzheim 
R&S Messgerätebau, Memmingen  Riwoplan, Knittlingen  ROI Rolf Obler, Roding  RRC Power Solutions, KirkelLindbach  RWE Piller, Osterode  SAIA, Murten  Carl Schenck, Darmstadt  Schiederwerk, Nürnberg  SCIWorx, Hannover  SEG Elektronikgeräte, Kempen  Selectron, Lyss  Semrau, Tuttlingen  Dr. Seufert, Karlsruhe
 Robert Seuffer, Calw  SEW Eurodrive, Bruchsal  SICAN, Hannover  Sick, Reute  Sick, Waldkirch 
Siemens, Amberg  Siemens, Augsburg  Siemens, Berlin  Siemens, Bocholt  Siemens, Bruchsal  Siemens,
Ditzingen  Siemens, Erlangen  Siemens Hannover  Siemens, München  Siemens, Volketswil  Siemens, Zug 
SMA Regelsysteme, Niestetal  Solectron, Herrenberg  SRI Radiosystems, Durach  Stahl Schaltgeräte, Waldenburg 
Stegmann, Donaueschingen  Stemin, Königsdorf  Stihl, Waiblingen  Stöckert Instrumente, München  Stoll,
Reutlingen  Karl Storz, Tuttlingen  STW, Kaufbeuren  SZ-Testsysteme, Amerang  TAW Wuppertal  Teldix,
Heidelberg  Telenot, Aalen  Tesch, Wuppertal  teststep, Konstanz  Thyssen, Neuhausen  Torotron Elektronik,
Kirchheim  TQ Systems, Seefeld  Trumpf Laser, Schramberg  Tuchscherer Elektronik, Ottobrunn  Vogt
electronic, Bruchmühlbach  Wasser, Oberstenfeld  Webasto, Stockdorf  Weitmann + Konrad, Rosenfeld  WGTest, Herrenberg  Wolf Endoskope, Knittlingen  Zellweger, Uster  Zollner Elektronik, Zandt
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DiaTem Präsentation:
Advanced Boundary-Scan based Board-TEST solution
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Die Motivation für Boundary Scan:
Wir haben komplexe
Boards mit hunderten oder
tausenden von I/O Pins mit
no probe access (BGA) !
Wir haben bereits Boards mit JTAG
IC’s (z.B. FPGA, Processors) und
wollen das bisher ungenutzte Test
Coverage Potential nutzen!
Wir haben kleine Stückzahlen und hohe Typenvielfalt
an Boards. Der Nadelbettadapter für ICT ist deshalb
unwirtschaftlich für uns !
Es ist wichtig für uns exakt
die Testabdeckung der
Netze bereits auf Designebene zu bestimmen!
Wir wollen unseren Funktionstest in der
Produktion hinsichtlich Fehlerabdeckung
und Fehlerdiagnose verbessern und die
Reparatur rationalisieren!
Wir wollen die Zeit für
die Inbetriebnahme
unserer 2..3
Prototypen drastisch
reduzieren !
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IEEE Standard (JTAG):
IEEE Std 1149.1 (1990)
IEEE Standard Test Access Port and Boundary-Scan Architecture
IEEE 1149.1a (1993) Supplement to IEEE 1149.1
IEEE 1149.1b (1994) Supplement to IEEE 1149.1 (BSDL)
Web: http://www.ieee.org
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Die Boundary-Scan Struktur:
Core Logic
Internal
Scan
Bypass
Test Data Input TDI
ID Register
Instruction Register
TAP Controller
TCK TMS TRST (Optional)
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TDO Test Data Output
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Die Boundary-Scan Struktur:
Logic
Logic
Logic
Logic
TDI
TCK
TMS
Logic
Logic
TDI
TCK
TMS
TDO
TDO
TDI
TCK
TMS
TDI
TCK
TMS
Logic
Logic
TDO
TCK
TMS
TDO
TDO
TDI / TDO daisy chain
TMS TCK TRST* star configuration
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TDI
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Standard/Optionale Instruktionen
Instruction
BYPASS
CLAMP
EXTEST
HIGHZ
IDCODE
INTEST
RUNBIST
SAMPLE / PRELOAD
USERCODE
Status
Standard
Optional
Standard
Optional
Optional
Optional
Optional
Standard
Optional
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BSDL-Definition:




BSDL (Boundary-Scan Description Language) ist eine Sprache,
die eine Beschreibung der Testmöglichkeiten in einem Bauelement
zeigt, das dem IEEE Standard 1149.1B-1994 entspricht
BSDL ist ein Subset von VHDL (IEEE Standard 1076-1993)
BSDL beschreibt die diversen Features eines 1149.1B-1994
entsprechenden Bausteins wie IR Länge, Codes der Instructions
Operationen, Private Instruktionen, ID Register, …
Beachten: Einige BSDL Bausteine aus dem Web sind nicht voll
kompatibel mit dem IEEE 1149.1B-1994 standard
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Was ist testbar mit JTAG ?
Infrastructure Tests
• Scan chain integrity
• TAP controller test
• Missing component
• Wrong component
Clustering
• Functional test
• Memory test
Interconnection Tests
• Stuck at 0/1
• Opens and shorts
• Edge-Connectors
Functional Tests
• Sequential logic
• Asynchronous logic
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JTAG -Netze:
Type 5
(VCC)
Type 1 (BScan - BScan)
BScan
BScan
Type 2
Type 3
Type 6
BScan - Non-BScan
(GND)
NonBScan
Type 4 (Non-BScan
- Non-BScan
NonBScan
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Test von JTAG -Netzen:
Type 1 ATPG
Type 2 = Type 1 + 3
Type 3 Library Clusters
Type 4 Logic Clusters
Type 5 ATPG
Type 6 ATPG
*ATPG= Automatic test pattern generation
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JTAG Testprinzip:
Stimulus in
Net 1
Net 2
Net 3
Net 4
Response out
Der ATPG (Automatic Test Pattern Generator) muss
die Shorts, Opens, ‘Stuck at 0’ oder ‘Stuck at 1’
ermitteln
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JTAG Testprinzip:
stimulus in
001
010
011
100
Net 1
Net 2
Net 3
Net 4
001
010
011
100
stimulus out
Alles OK
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JTAG Testprinzip:
stimulus in
001
010
011
100
Net 1
Net 2
Net 3
Net 4
011
Suspect short wires
011
011
111
Shall we suspect
this wire as well ?
Stuck at 1 or open
stimulus out
Die Fehler werden erkannt, Diagnose noch
ungenügend
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JTAG Testprinzip:
stimulus in
0 001
0 010
1 011
1 100
Net 1
Net 2
Net 3
Net 4
0 011
Suspect short wires
0 011
1 011
1 111
Shall we suspect NO !
this wire as well ?
Stuck at 1 or open
stimulus out
Zusätzliche Tests erlauben eine vollständige Diagnose
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Verbindungstest:
Edge-Connector
BS Chip
Boundary-Scan
Hardware
BS Chip
BS Chip
Boundary-Scan Bus
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A
Connector bridging


Das ‘Connector
bridging’ erlaubt die
Erhöhung der Test
Coverage ohne externe
digital IO’s
Beim ‘Connector
bridging’ werden
Steckerpins
zusammengeschaltet,
um neue testbare Netze
zu erzeugen
B
C
J
T
A
G
D
TDI
TDO
E
F
J
T
A
G
G
H
TDI
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TDO
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Cluster Definition:
BS Chip
BS Chip
?
BS Chip
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Einsatz von Boundary Scan:
Ein Beispiel mit JTAG:
(eine Baugruppe mit nur 2 JTAG IC’s,
Prozessor und FPGA)
TEST Coverage mit BoundaryScan 85% !
Je mehr JTAG-IC’s desto besser die Testabdeckung… trotzdem
BOUNDARY SCAN ist schon bei wenigen JTAG-Komponenten effizient!
Heute sind bereits 90% der neuen Prozessoren und 100% der FPGA ’s mit
JTAG ausgestattet.
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...weiteres Anwendungsbeispiel
1 x JTAG IC
2 x SDRAM
2 x SRAM
2 x Flash
4 x Other IC’s
8 x Connectors
Netze
427
JTAG Netze
330
Max. JTAG
Testabdeckung
77,3 %
ATPG
Testabdeckung
73,5 %
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Die DiaTem Tester-Architektur:

Eine klare
Systemlösung:
A WorkStation running DiaTem
A Hardware
JTAG
Controller
Your Units
Under Test
Engineering Station
– Eine Workstation
mit DiaTem
– Ein Hardware
JTAG Controller
– Die Prüflinge !
Industrialization Station
Production Station
UUT 1
Repair & Maintenance
UUT 2
UUT 3
UUT 4
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Fehlerabdeckung Testverfahren:
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Teststrategie bei „Limited Access“:
(A)OI
F
ICT
JTAG
OI
AOI
Access
Access
50
bis
90%
70 bis 95%
0 bis 90 %
20
bis
50%
70 bis 90 %
No Access
(Fehlerbild)
FKT
No Access
(Schlupf)
50 bis 95%
0%
- nur sichtbare
Fehler
- keine mechanischen Aspekte
- derzeit nur
digital
- OI großer
Schlupf
- Stütz-C, HF
- JTAG-BE
notwendig
Referenz: TECS Workshop „Testverfahren und Teststrategien“
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Q
- nur Fehler,
die sich auf
Funktion
auswirken
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Zuordnung der Testverfahren:
Engineering - Phase
Produktion / Prüffeld
OI
AOI
BIST
FKT
ICT
FP
BSCAN
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