Transcript 时序逻辑电路
第六章 时序逻辑电路 1. 基本概念 2. 时序逻辑电路分析 3. 同步时序逻辑电路设计 4. 典型时序逻辑电路 时序逻辑电路概述 时序逻辑电路 任一时刻的输出信号不仅取决于当时的输入信号，而且还取决 于电路的原来状态。 时序逻辑电路的结构特点 包含组合电路和存储电路两个部分。 存储电路的输出状态必须反馈到组合电路的输入端， 与输入信号共同决定组合电路的输出。 输 入 X1 Y1 … Xp … Ym 组合电路 Q1 Qt W1 … 存储电路 … Wr 输 出 时序逻辑电路概述 时序逻辑电路描述方法 时序电路的逻辑功能可用逻辑表达式、状态表、逻辑图、状态 图、时序图和卡诺图等6种方式表示，这些表示方法在本质上是相同 的，可以互相转换。 时序逻辑电路逻辑表达式的三种形式 输出方程：描述电路输出的逻辑函数式。 驱动方程：电路中各个触发器输入信号的逻辑函数式。 状态方程：将触发器输入信号的逻辑函数式代入触发器特性方程 得到的逻辑函数式。 时序逻辑电路概述 时序逻辑电路的分类（按触发器的动作特点） 同步时序逻辑电路：触发器状态变化在同一时钟信号操作下同时 发生。 异步时序逻辑电路：触发器状态的变化不是同时发生。 时序逻辑电路的分类（按输出信号的特点） 米利型电路：输出信号由存储电路的初态和输入变量共同决定。 穆尔型电路：输出信号仅由存储电路的初态决定。 时序机 用输入信号和电路状态（状态变量）的逻辑函数去描述时序电路 逻辑功能的方法。 时序逻辑电路的分析方法(同步电路) 时序电路的分析步骤 分析逻辑电路图； 写出每个触发器的驱动方程（触发器输入信号的逻辑函数式）； 将驱动方程代入相应触发器的特性方程，得出整个时序电路 的状态方程组； 根据逻辑图，写出电路输出方程。 通过上述分析得到的方程组能够表达出电路功能。 为了更进一步描述电路的逻辑功能，还可以列出电路的状态转换 表、状态转换图和时序图等来体现时序电路状态转换的全部过程。 同步时序逻辑电路分析 例题 分析下图所示电路 & FF0 1J C1 1K FF 1 Q0 1J C1 1K Q0 Q1 Q1 FF 2 1J C1 1K Q2 Q2 CP 时钟方程：CP2 CP1 CP0 CP 输出方程： Y Q Q n 1 n 2 驱动方程： J 2 Q 1n n J1 Q0 n J Q 2 0 K 2 Q 1n K 1 Q 0n K 0 Q 2n Y 同步时序逻辑电路分析 JK 触发器的特性方程： Q n 1 JQ KQ n n 将各触发器的驱动方程代入特性方程， 得出电路的状态方程： Q2n 1 J 2Q2n K 2Q2n Q1nQ2n Q1nQ2n Q1n n 1 n n n n n n n Q J Q K Q Q Q Q Q Q 1 1 1 1 1 0 1 0 1 0 n 1 n n n n n n n Q J Q K Q Q Q Q Q Q 0 0 0 0 2 0 2 0 2 0 列出状态转换表 Q2n 1 Q1n n 1 n Q Q 1 0 n 1 n Q0 Q2 Q Q Q Q Q Q Y 0 0 0 0 0 1 0 Y Q1n Q2n 0 0 1 0 1 1 0 Q 10 n 1 Q1 10 n 1 Q0 01 10 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 0 1 0 0 1 1 10 Y 0 0 1 0 0 0 0 0 0 n 1 2 现 态 n 2 n 1 次 n 0 n 1 2 态 n 1 1 输出 n 1 0 画出状态转换图 Q2nQ1nQ0n Y 0 0 000 001 100 1 0 011 110 111 0 0 电路时序图 CP Q0 Q1 Q2 Y Q 2n Q1n Q 0n Y 000 001 011 111 110 101 0 0 0 0 0 1 电路功能 有效循环的6个状态分别是0～5这6个十进 制数字的格雷码，并且在时钟脉冲 CP 的作用下， 这6个状态是按递增规律变化的，即： 000→001→011→111→110→100→000→… 所以这是一个用格雷码表示的六进制同步 加法计数器。当对第6个脉冲计数时，计数器又 重新从000开始计数，并产生输出Y＝1。 同步时序逻辑电路分析 X “1” FF0 1T C1 CP Q0 & FF1 =1 1T C1 Q0 Y Q1 Q1 输出方程 Y XQ1n X Q1n 输出与输入有关， 驱动方程 T1 X Q T0 1 米利型时序电路。 n 0 同步时序逻辑电路分析 驱动方程 T 触发器的特性方程： Q n 1 T Q T1 X Q0n T0 1 n 将各触发器的驱动方程代入，得出电路的 状态方程： Q T1 Q X Q Q n 1 n n n Q0 T0 Q0 1 Q0 Q0 n 1 1 n 1 n 0 n 1 列出状态转换表 Q1n1 X Q0n Q1n n1 Q0 Q0n Y X Q1n 输入 X 现 态 Q1n Q0n Q1n 11 00 010 101 01 n 11 Q0 01 0 110 Y 01 00 11 次 态 Q1n 1Q0n 1 输出 Y 0 0 0 0 1 1 1 0 0 1 1 0 1 2 0 1 0 1 1 1 3 0 1 1 0 0 1 4 列出状态转换表 Q1n1 输入 X Q0n 现 Q1n态 n1 X n Q1n Q0n Q0 Q0 0n 0 0 Y X Q 1 0 输入 0 X 0 0 现 1 n 11 1 态 0 n 10 Q Q 次 态 QQ1n1n11输出 0110011 111001 Q n 1Q n1 Y QQ0n0n011100 Y1Y111011101 1 0 0 1 1次 n 1 10 Q 0 态1 n 1 00 Q Y 1 输出 1 1 1 0 0 0 1 0 1 0 1 4 1 0 0 1 0 1 0 0 1 3 1 0 1 0 0 1 1 1 2 1 0 1 1 1 0 0 1 1 画出状态转换图 n Q1 Q n 0 00 X Y 0/1 01 0/1 0/1 0/1 00 11 0/1 10 1/0 1/0 1/1 0/1 01 1/0 11 1/1 11 10 1/1 CP X 0/1 Q0 1/1 1/0 00 01 10 0/1 (a) 状态图 Q1 Y 电路时序图 CP X 0/1 Q0 Q1 Y (b) 时序图 电路功能 由状态图可以看出： 当输入X ＝0时，在时钟脉冲CP的作用下，电 路的4个状态按递增规律循环变化，即： 00→01→10→11→00→… 当X＝1时，在时钟脉冲CP的作用下，电路的4 个状态按递减规律循环变化，即： 00→11→10→01→00→… 结论：该电路既有递增计数功能，又有递减 计数功能，是一个2位二进制同步可逆计数器。 异步时序逻辑电路 特点 电路状态发生转换时，电路中各触发器不一定同时 具有控制其动作的时钟信号。 与同步电路比较，分析方法略显复杂。 电路分析要领 得到有效时钟信号的触发器状态发生转换，利用特 性方程计算次态； 无有效时钟信号的触发器保持原状态。 分析电路时，注意时钟电路的控制情况。 异步时序逻辑电路分析 FF0 CP 1D C1 Q0 FF1 1D C1 Q0 Q1 FF2 1D C1 Q1 Q2 Q2 异步时序电路，列出时钟方程： CP2 Q1，CP1 Q0，CP0 CP 电路没有独立的外部输入信号，为穆尔型时序电路。 驱动方程： D2 Q2n，D1 Q1n，D0 Q0n 异步时序逻辑电路分析 D触发器的特性方程： Q n 1 D 将各触发器的驱动方程代入，得出电路 的状态方程： Q2n 1 D2 Q2n n 1 n Q D Q 1 1 1 n 1 n Q D Q 0 0 0 Q1上升沿时刻有效 Q0上升沿时刻有效 CP上升沿时刻有效 列出状态转换表 现 态 Q2n 1 Q2n Q1 Q2n Q1n Q0n n 1 n Q Q Q0 0 0 0 1 1 n 1 n 0 0 1 Q Q CP 0 0 0 次 态 注 Q2n 1Q1n 1Q0n 1 时钟条件 1 1 1 CP0 CP1 CP2 0 0 0 CP0 1 0 0 0 1 CP0 CP1 Q22nn11 101不变 10,,Q Q11 0 ,不变 不变 nn11 不变 10,,Q Q00 1 Q11 1010不变 1 nn11 CP Q00 10 10,,CP 1 1 0 1 0 CP0 0 0 0 1 1 CP0 CP1 CP2 0 1 1 0 0 CP0 1 1 0 1 0 1 CP0 CP1 1 1 1 1 1 0 CP0 画出状态转换图 n n n 排列顺序： Q2 Q1 Q0 CP 000←001←010←011 Q0 ↓ Q1 ↑ 111→110→101→100 (a) 状态图 Q2 电路时序图 CP Q0 Q1 Q2 (b) 时序图 电路功能 由状态图可以看出，在时钟脉冲CP的作 用下，电路的8个状态按递减规律循环变化， 即： 000→111→110→101→100→011→ 010→001→000→… 电路具有递减计数功能，是一个3位二进 制异步减法计数器。 同步时序逻辑电路设计 设计一个同步八进制计数器。 现态 Q2n Q1n 次态 Q0n Q2n1 Q1n1 Q0n1 输出 F 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 0 0 0 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 1 1 1 0 1 1 1 0 0 0 1 同步时序逻辑电路设计 状态方程： Q2n1 Q2nQ1nQ0n Q2n Q1n Q0n Q2n Q1nQ0n Q2nQ1n Q0n Q1n1 Q2n Q1nQ0n Q2nQ1n Q0n Q2n Q1nQ0n Q2nQ1n Q0n Q0n1 Q2n Q1n Q0n Q2nQ1n Q0n Q2n Q1n Q0n Q2nQ1n Q0n 化简： Q2n 1 Q2nQ1nQ0n Q2n Q0n Q2n Q1n Q2nQ1nQ0n Q2n (Q0n Q1n ) Q2nQ1nQ0n Q2n Q0nQ1n Q1n 1 Q1nQ0n Q1n Q0n Q0n 1 Q0n 同步时序逻辑电路设计 Q2n 1 Q2nQ1nQ0n Q2n Q0nQ1n n 1 1 Q Q Q Q n 1 0 Q Q Q n 1 n 0 n 1 n 0 输出方程： F Q2nQ1nQ0n Q n 1 Q n J Q n K n 0 驱动方程： J 2 Q1n Q0n K 2 Q1nQ0n J 1 Q0n K1 Q0n J0 1 K0 1 同步时序逻辑电路设计 1 J0 Q0 K0 cp J1 K1 Q1 & J2 Q2 K2 & F 时序逻辑电路的设计方法 根据给出的具体逻辑问题，求出实现逻辑功 能的逻辑电路，力求电路简单。 最简标准 选用小规模集成电路 所用触发器、门电路数目最少，且输入端数 目最少。 选用中大规模集成电路 集成电路数目最少，种类最少，连线最少。 时序逻辑电路的设计方法 时序电路的设计步骤： 分析设计要求，得出原始状态图； 化简，得出最简状态图； 对状态进行编码，求出触发器数目； 求出时钟、输出、状态、驱动方程，选定触发 器类型； 绘制逻辑电路图； 检查电路能否自启动。 设计一个具有进位输出端的十三进制计数器。 分析： 计数规则为逢十三进一，产生 一个进位输出。 可用时钟脉冲作为计数驱动信 号，无需外部输入逻辑变量（穆尔 型电路）。 据此，建立原始状态图。 化简： 状态图中不存在等价状态，已不能再化简。 设计一个具有进位输出端的十三进制计数器。 决定状态编码，确定触发器数目： 十三种状态，至少用四位二进制数表示。需要四个触发器。 设置计数初态（S0）为0000，则S1~S12顺次为0001~1100。 应用四个触发器，电路状态可对应为 Q3n1Q2n1Q1n1Q0n1 确定状态方程： 每个触发器的输出（次态）：状态均由触发器组的现态决定。 进位输出端的状态：当四个触发器的输出组合为某一特定状态时， 具有输出（特定电位状态）。 触发器的次态与触发器的现态、进位输出端的输出与触发器的特 定输出可以分别用卡诺图表示，并可得出化简结果。 设计一个具有进位输出端的十三进制计数器。 对 输 出 端 构 建 卡 诺 图 设计一个具有进位输出端的十三进制计数器。 利用卡诺图化简，得出电路的状态方程和进位输出方程： Q3n 1 Q3 Q 2 Q2Q1Q0 Q2n 1 Q 3Q2 Q1 Q 3Q2 Q 0 Q 2Q1Q0 Q1n 1 Q1Q0 Q1 Q 0 Q0n 1 Q 3 Q 0 Q 2 Q 0 C Q3Q2 若选用JK触发器构建电路，则将状态方程改写为JK触发器特性 方程的标准格式。（略） 由改写后的状态方程，可以写出各个触发器的驱动方程。（略） 设计一个具有进位输出端的十三进制计数器。 画出逻辑电路图： 验证电路。 检验电路能否自启动。 设计一个串行数据检测电路 当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。 例如： 输入 X 101100111011110 输出 Y 000000001000110 分析电路，建立原始状态图 • 电路开始处于初始状态为S0。 • 第一次输入1时，由状态S0转入状态S1， X/Y 0/0 并输出0； • 如果仍接着输入1，由状态S2转入状态S3， 并输出1； S0 0/0 并输出0； • 若继续输入1，由状态S1转入状态S2， 1/0 S1 0/0 0/0 S3 1/1 1/0 S2 1/1 电路只要输入0，即回到初始 • 此后若继续输入1，电路仍停留在状态S3， 状态，并输出0，重新计数。 并输出1。 设计一个串行数据检测电路 原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同 的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把 多余的状态都去掉，从而得到最简的状态图。 本题中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到 次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一 个状态，合并后的状态用S2表示。 1/0 0/0 S0 1/0 S1 0/0 S0 0/0 0/0 1/1 0/0 S2 1/1 (a) S1 0/0 00 01 0/0 1/0 S3 1/0 原始状态图 0/0 0/0 1/0 S2 1/0 1/0 10 1/0 1/0 1/1 (b) 简化状态图 1/0 0/0 1/1 (c) 二进制状态图 设计一个串行数据检测电路 输 出 方 程 Q1nQ0n 初态 X 00 01 11 10 0 0 0 × 0 1 0 0 × Y 的卡诺图 1 Y XQ n 1 状 态 方 程 X Q 1 Q0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 0 1 0 1 Q1nQ0n X 次态 Q1 Q0 Y Q1nQ0n 00 01 11 10 0 0 0 × 0 1 1 0 × 0 (a) Q0n 1 的卡诺图 Q0n 1 XQ1nQ0n X 00 01 11 10 0 0 0 × 0 1 0 1 × 1 (b) Q1n 1 的卡诺图 Q1n 1 XQ0nQ1n XQ1n 设计一个串行数据检测电路 特性方程： Q n 1 JQ KQ n n 状态方程： Q0n 1 XQ1nQ0n 0 Q0n n 1 Q1 XQ0nQ1n XQ1n 驱动方程： J 0 XQ1n J1 XQ0n K0 1 K1 X 设计一个串行数据检测电路 电 路 图 & X FF0 1 CP & 1J C1 1K FF1 Q0 1 Q0 检查电路能否自启动 & 1J C1 1K Q1 Q1 Y 常用时序逻辑电路 寄存器和移位寄存器 计数器 同步计数器 异步计数器 移位寄存器型计数器 顺序脉冲发生器 序列信号发生器 寄存器 寄存器 在数字电路中，用来存放二进制数据或代码（二值代码）的电路 称为寄存器。 寄存器是由具有存储功能的触发器组合起来构成的。不同结构类型 的触发器构成的寄存器逻辑功能一致，但动作特点有所不同。 一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器， 需用n个触发器来构成。 多位寄存器电路中，一般接收数据时，各个数据位同时输入代码， 在输出数据时，各个触发器中的数据也同时出现在输出端，这种输 入输出方式称为并行输入、并行输出。 为了增加使用的灵活性，成品寄存器电路中具有附加电路，如：置 位、复位、三态控制和保持功能等。 寄存器（单拍工作方式） Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 FF0 FF1 FF2 FF3 1D C1 1D C1 1D C1 1D C1 D0 D1 D2 D3 CP 无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上 升沿到来，加在并行数据输入端的数据D0～D3，就立即被送入进寄存 器中，即有： Q3n 1Q2n 1Q1n 1Q0n 1 D3 D2 D1D0 寄存器（双拍工作方式） CP Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 FF0 FF1 FF2 FF3 1D C1 RD 1D C1 RD 1D C1 RD RD 1D C1 CR D0 D1 D2 D3 （1）清零。CR=0，异步清零。即有： QnQnQnQn 0000 3 2 1 0 （2）送数。CR=1时，CP上升沿送数。即有： Q3n 1Q2n 1Q1n 1Q0n 1 D3 D2 D1D0 （3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。 移位寄存器 基本寄存器只能并行送入数据，需要时也只能并 行输出。 移位寄存器中的数据可以在移位脉冲作用下依次 逐位右移或左移。 数据可以并行输入、并行输出； 数据可以串行输入、串行输出； 数据可以并行输入、串行输出； 数据可以串行输入、并行输出。 方式灵活，用途广泛。 单向移位寄存器 4位右移 移位寄存器 Q0 FF0 1D Di D0 C1 右移 输入 CP 移位时钟脉冲 并行输出 Q1 FF1 Q0 Q0 时钟方程： CP0 D1 1D C1 Q2 FF2 Q1 D2 Q1 1D C1 Q3 FF3 Q2 D3 Q2 1D C1 Q3 右移 输出 Q3 CP1 CP2 CP3 CP 串行输出 驱动方程： D0 Di、D1 Q0 、D2 Q1 、D3 Q2 n n n 状态方程： Q0n 1 Di、Q1n 1 Q0n、Q2n 1 Q1n、Q3n 1 Q2n 单向移位寄存器 Q0 Q1 FF0 1D Di D0 C1 右移 输入 FF1 Q0 D1 1D C1 输入 1D C1 Q2 D3 1D C1 Q2 现态 Q3 右移 输出 Q3 次态 说明 Q0n 1 Q1n 1 Q2n 1 Q3n 1 0 1 0 0 0 0 0 1 1 0 0 连续输入 1 0 0 1 1 1 0 4个 1 1 1 0 1 1 1 1 CP Q1n Q2n Q3n ↑ 0 0 0 1 ↑ 1 0 1 ↑ 1 1 ↑ 1 1 D2 Q3 FF3 Q1 Q0n Di FF2 Q1 Q0 CP 移位时钟脉冲 Q2 单向移位寄存器 单向移位寄存器具有以下主要特点： （1）单向移位寄存器中的数码，在CP脉冲操作下，可以 依次右移或左移。 （2）n位单向移位寄存器可以寄存n位二进制代码。n个CP 脉冲即可完成串行输入工作，此后可从Q0 ～Qn-1 端获得并 行的n位二进制数码，再用n个CP脉冲又可实现串行输出操 作。 （3）若串行输入端状态为0，则n个CP脉冲后，寄存器便 被清零。 双向移位寄存器 Q0 M Q1 Q3 1 DSR & & ≥1 & ≥1 FF0 D0 CP Q2 1D C1 ≥1 FF1 Q0 Q0 Q0n 1 MDSR MQ1n n 1 n n Q1 MQ0 MQ2 n 1 n n Q2 MQ1 MQ3 Q n 1 MQ n MD 2 SL 3 D1 1D C1 DSL & ≥1 FF2 Q1 D2 1D C1 Q1 FF3 Q2 Q2 M=0时 Q0n 1 DSR 右移 n 1 n Q1 Q0 n 1 n Q Q 2 1 Q n 1 Q n 2 3 D3 1D C1 Q3 Q3 M=1时 Q0n 1 Q1n 左移 n 1 n Q1 Q2 n 1 n Q Q 2 3 Q n 1 D SL 3 集成双向移位寄存器74LS194 VCC Q0 Q1 Q2 Q3 16 15 14 CP M1 M0 13 12 11 10 9 2 3 4 5 CR CP 74LS194 1 Q0 Q1 Q2 Q3 6 7 8 CR DSR D0 D1 D2 D3 DSL GND (a) 引脚排列图 M1 M0 74LS194 DSR DSL D0 D1 D2 D3 (b) 逻辑功能示意图 CR M 1 M 0 CP 工作状态 0 × × × 异步清零 1 0 0 × 保 持 1 0 1 ↑ 右 移 1 1 0 ↑ 左 移 1 1 1 × 并行输入 计数器 定义 在数字电路中，能够记忆输入脉冲个数的电路称为计数器。 作用 对时钟脉冲计数；分频、定时；产生节拍脉冲和脉冲序列。 分类 根据触发器翻转情况： 同步计数器和异步计数器。 根据计数过程数字增减情况：加法器、减法器、可逆计数器。 根据计数过程数字的编码方式分类： 二进制计数器、二 - 十进制计数器、循环码计数器。 计数数码为1和0，每次有效计数动作加1或减1。 二进制同步计数器 (加法器) 加法器 根据二进制加法规则，一个多位二进制数加1，若第i位以下各 位都为1，则第i位及以下各位均改变状态。 参照上述规则，设计计数器电路。 触发器单元电路的选择 • JK触发器： Qn1 • T 触发器： J Q KQ n n Qn1 T Qn TQn T 触发器的特点：当CP信号（计数脉冲）有效时，控制端 T=1，触发器输出端翻转，否则保持。 二进制同步计数器 (加法器) 利用T触发器设计计数器，则第i位的输入端应满足： Ti Qi 1Qi 2 ......Q1Q0 若设计4位二进制同步加法计 数器，则各触发器的驱动方程 为： T触发器的特性方程为： Qn1 T Qn TQn 导出电路状态方程为： T0 1 T Q 1 0 T2 Q0Q1 T3 Q0Q1Q2 Q0n 1 Q0 n 1 Q1 Q0 Q1 Q0Q1 n 1 Q2 Q0Q1 Q2 Q0Q1Q2 n 1 Q3 Q0Q1Q2 Q3 Q0Q1Q2Q3 二进制同步计数器 (加法器) 参考电路为： 电路的输出方程为： C Q3 Q2 Q1 Q0 二进制同步计数器 (加法器) 二进制同步计数器 (加法器) 二进制同步计数器 (加法器) 设计数脉冲（CP信号）频率为f0，则Q0、Q1、Q2、Q3端输出 信号的频率分别为： 1 f 0 2 1 f0 4 1 f0 8 1 f0 16 根据计数器输出信号被分频的特点，计数器单元电路也叫做分 频器。 本例中的计数器，若以最后的C端作为输出，则本电路也可以 认为是一个十六进制计数器。 4位同步二进制计数器74LS161 实际的电路器件，具有附加电路。 二进制同步计数器 (减法器) 减法器 根据二进制减法规则，一个多位二进制数减1，若第i 位以下各位都为0，则第i位及以下各位均改变状态。 参照上述规则，设计计数器电路。 选择T触发器作为单元电路，第i位触发器的输入端Ti 的逻辑式应为： 实现循环减法计数。 Ti Qi 1Qi 2 Q1Q0 二进制同步计数器 (减法器) 参考电路 各个触发器 T 端信号取自 其各低位反向输 状态转换图 参考加法器状 态转换图。 注意递减顺序。 出端信号的与运 算结果。 （图略） 单时钟同步十六进制加/减法计数器 74LS191：中规模 成品集成电路，四位同 步二进制计数器。 附加控制端： 加减状态控制端 预置数 保持 异步置位 单时钟同步十六进制加/减法计数器时序图 双时钟同步十六进制加/减法计数器 74LS193: 加、减计数脉 冲来自不同的脉 冲源。 同步十进制加法计数器 特点： 与同步16进制 计数器相比，技术 循环中要屏蔽掉 1010~1111状态。 同步十进制加法计数器状态转换图 同步十进制加法计数器74160 同步十进制减法计数器 同步十进制减法计数器状态转换图 单时钟同步十进制加/减法计数器 74LS190 任意进制计数器的构成 使用现有某种计数器芯片，利用集成计数器的清零端 和置数端实现归零，从而构成所需的按自然态序进行 计数的其它进制计数器。 假定已有N进制计数器，需要构成M进制计数器。 分为下列两种情况讨论： M<N M>N 构成M进制计数器 （M<N） 思路：跳越高于M的N-M位状态，即实现M进制计数 器功能。 方法: 置零法（复位法） 适用于有异步置零端的计数器。 置数法（置位法） 适用于有预置数功能的计数器。 构成M进制计数器 （M<N 、置零法） 工作原理 设计数器进制为N，从全0状态S0计数，接收M个计数脉 冲后，电路进入SM状态，此时将SM状态译码产生置零信 号加到计数器的异步置零端，即得到M进制计数器。 S0 SN S1 S2 S3 SM-1 SM SM+1 例题： 利用置零法将同步十进制计数器74160构成六进制计数器 方法： 当计数器输出为Q3Q2Q1Q0=0110时，产生复位信号，将计数器清零。 译码电路： RD Q3Q2Q1Q0 状态转换图 有效 稳定循环 改进电路 G1 ：译码器 G2、G3：组成基本RS触发器，保证电路稳定。 构成M进制计数器 （M<N 、置数法） 工作原理 设计数器进制为N，从全0状态S0计数，接收M个计数脉 冲后，电路进入SM状态，此时将SM状态译码产生预置数 信号加到计数器的置数控制端，即得到M进制计数器。 S0 SN S1 S2 S3 SM-1 SM SM+1 置数法 当计数器输出为Q3Q2Q1Q0=0101时，产生0信号，加至预置数控 制端，下一个CP信号到来，置入0000状态。 当 LD 0 时 D0D1D2D3的状态 （0000）置入 Q0Q1Q2Q3 置数法 当计数器输出为Q3Q2Q1Q0=0100时，产生0信号，加至预置数控制 端，下一个CP信号到来，置入1001状态。 前提： D0D1D2D3的状态预置为（1001） 当 LD 0 时 D0D1D2D3的状态（1001） 置入Q0Q1Q2Q3 C端（进位输出端） 输出进位脉冲 状态转换图 构成M进制计数器 （M>N 多个计数器组合） 组合方式 串行进位、并行进位、整体置零、整体置数 当M可以分解为两个小于N的因数时，可以采用串行 或并行进位方式，将两个（N1、N2）计数器连接构 成M进制计数器。 当M为大于N的素数时，则必须采用整体置零方式或 整体置数方式构成M进制计数器。 百进制计数器 并 行 进 位 串 行 进 位