Transcript Proigmena_Psifiaka13

Τμήμα Πληροφορικής και Επικοινωνιών, «Ενίσχυση Σπουδών Πληροφορικής», ΕΠΕΑΕΚ ΙΙ
Ιωάννη Καλόμοιρου, Προηγμένα Ψηφιακά Συστήματα
ΕΝΟΤΗΤΑ 15Η
ΑΝΑΣΚΟΠΗΣΗ
Τεχνολογία
TTL, Τεχνολογία CMOS
Κυκλώματα της τυπικής λογικής
Μνήμες
Κυκλώματα προγραμματιζόμενης λογικής
Μικροελεγκτές
TRANSISTOR-TRANSISTOR LOGIC: Η ΠΥΛΗ AND
Στην οικογένεια ολοκληρωμένων κυκλωμάτων TTL χρησιμοποιούνται δίοδοι και
τρανζίστορ για να υλοποιηθούν λογικές λειτουργίες – δηλ. λειτουργίες της δυαδικής
λογικής και της άλγεβρας των διακοπτών.
Με βάση τη διοδική λογική μπορούμε να κατασκευάσουμε απλές λογικές πύλες ως
εξής:
Πύλη AND:
1. Ε1=0, Ε2=0
Ορθή πόλωση και στις δύο
διόδους (δίοδοι ΟΝ). Άρα S=0.
2. E1=1, E2=0 ή Ε1=0, Ε2=1
D1 ON, άρα S=0.
3. E1=1, E2=1. D1, D2 OFF.
Άρα S=+5V (λογικό 1).
ΠΥΛΗ NAND ΣΕ TTL
Η πιο διαδεδομένη οικογένεια ολοκληρωμένων κυκλωμάτων που
χρησιμοποιεί διπολική λογική είναι η οικογένεια TTL. Υπάρχουν πολλές υποοικογένειες TTL, με διαφορετικές προδιαγραφές ταχύτητας, κατανάλωσης ισχύος κλπ.
(παράδειγμα: LS-TTL: Low power Schottky).
TTL:
Η βασική πύλη της οικογένειας
TTL είναι η NAND (74LS00). Αυτή
έχει στην είσοδο μια πύλη AND
με διόδους και ακολουθεί ένας
αναστροφέας με τρανζίστορ. Η
έξοδος αποτελείται από μια
βαθμίδα push-pull που μπορεί να
παρέχει επαρκές ρεύμα στην
έξοδο.
Η έξοδος μπορεί να δίνει ρεύμα
(source) ή μπορεί να απάγει
ρεύμα (sinks)
ΤΟ ΤΡΑΝΖΙΣΤΟΡ MOSFET
(Metal-Oxide-Semiconductor FET)
Τα τρανζίστορ MOSFET είναι η βάση για την
τεχνολογία CMOS.
Στο MOSFET προσαύξησης n-διαύλου η πηγή
και ο απαγωγός είναι περιοχές έντονης
πρόσμιξης δοτών n+ μέσα στο υπόστρωμα του p
ημιαγωγού.
Η πύλη διαμορφώνεται σαν ένα σάντουϊτς
μετάλλου-οξειδίου (SiO2)-ημιαγωγού.
Το διηλεκτρικό SiO2 ανάμεσα στο ηλεκτρόδιο της
πύλης και στο p υπόστρωμα έχει σαν
αποτέλεσμα τη δημιουργία ενός πυκνωτή.
Ο ΒΑΣΙΚΟΣ CMOS ΑΝΤΙΣΤΡΟΦΕΑΣ
Το MOS p-διαύλου έχει
αντίθετη συμπεριφορά από
το MOS n-διαύλου. Δηλαδή,
κλείνει όταν στην είσοδο έχει
LOW. Τότε, εξαιτίας της
πόλωσης VDD, η πύλη είναι
αρνητική σε σχέση με την
πηγή και το p-ΜOS άγει.
Προσέξτε το μοντέλο των
διακοπτών και τον πίνακα
λειτουργίας.
n-MOS και p-MOS = CMOS (συμπληρωματικά MOS)
CMOS NAND ΚΑΙ NOR
ΓΙΑ ΤΗΝ ΚΑΤΑΣΚΕΥΗ NAND ΚΑΙ NOR ME k ΕΙΣΟΔΟΥΣ ΧΡΕΙΑΖΟΜΑΣΤΕ
k n-ch ΚΑΙ k p-ch MOS τρανζίστορ.
NAND δύο εισόδων
Όταν μία από τις δύο
εισόδους είναι LOW, τότε
ενεργοποιείται (ΟΝ) το ένα
από τα δύο p-ch MOS και η
έξοδος βρίσκει μια χαμηλής
αντίστασης διαδρομή προς
την τάση Vdd. Ταυτόχρονα,
η διαδρομή προς τη γη
εμποδίζεται από το n-MOS
που είναι OFF.
Όταν και οι δύο είσοδοι είναι HIGH, τότε το pMOS είναι OFF ενώ τα n-MOS φέρνουν την
έξοδο στη γη.
Ηλεκτρική συμπεριφορά CMOS:
Λογικά επίπεδα και επίπεδα θορύβου
4.4V
3.15V
1.35V
0.1V
Περιθώριο θορύβου: 1.25V στην κατάσταση high και στην κατάσταση low.
Τα όρια του dc θορύβου σημαίνουν πόσος θόρυβος μπορεί να προστεθεί
στο σήμα, ώστε να το βγάλει έξω από τα όρια αναγνώρισης στην κατάσταση
low και high.
Έξοδοι τριών καταστάσεων (Tri-State)
Κύκλωμα απομονωτή τριών καταστάσεων
Εκτός από τις καταστάσεις Low και High η έξοδος μπορεί να πάρει τρίτη κατάσταση
υψηλής αντίστασης High-Z.
Με τη βοήθεια της εισόδου ENABLE μπορούμε να δημιουργήσουμε το Tri-State Bus.
Πρόοδος στην κατασκευή ολοκληρωμένων κυκλωμάτων
1960
1990
Μεταβολή της κλίμακας ολοκλήρωσης με τα χρόνια
Το ολοκληρωμένο κύκλωμα 74LS139 - Βασική λειτουργία
Το 74LS139 είναι ένας δυαδικός αποκωδικοποιητής με δύο εισόδους,
τέσσερις εξόδους και μία είσοδο ενεργοποίησης. Για κάθε δυνατό
συνδυασμό των εισόδων μόνον μία έξοδος βρίσκεται σε λογικό μηδέν,
ενώ οι άλλες βρίσκονται σε λογικό 1. Όταν ένας ακροδέκτης
ενεργοποιείται με λογικό μηδέν ονομάζεται active low και συμβολίζεται
με τον κύκλο, όπως φαίνεται στο σχήμα.
Σχεδίαση αποκωδικοποιητή 4-σε-16
με το 74LS138 σε συνδεσμολογία καταρράκτη
Εξηγείστε τη λειτουργία του
διπλανού κυκλώματος και δώστε
τον πίνακα αληθείας.
Παράδειγμα χρήσης αποκωδικοποιητή
και απομονωτών τριών καταστάσεων
INPUT
5V
2-BIT LOGICAL OPERATIONS
J1
VCC
J2
WITH BINARY DECODER
X5
X1
Key = C
Key = D
2.5 V
Bus1
74LS125N
U2A
U6A
X2
INPUT DATA BUS
2.5 V
TRI-STATE BUFFERS
74LS08D
2.5 V
U3A
GND
74LS125N
U6B
X3
74LS32N
2.5 V
U4A
74LS125N
U6C
X4
74LS86D
2.5 V
U5A
74LS125N
VCC
U6D
74LS00D
5V
J4
U1A
2
3
1
Key = A
J3
Key = B
GND
SELECTION LINES
1A
1B
~1G
1Y0
1Y1
1Y2
1Y3
74LS139D
GND
DECODER
4
5
6
7
ΑΝΑΛΟΓΙΚΟΣ-ΨΗΦΙΑΚΟΣ ΠΟΛΥΠΛΕΚΤΗΣ CMOS: CD4051
Λειτουργία του πολυπλέκτη ως γεννήτρια συναρτήσεων
Ποιόν πίνακα αληθείας
υλοποιεί το κύκλωμα του
διπλανού σχήματος;
Να σχεδιάσετε κύκλωμα με
τον πολυπλέκτη CD4051
που να υλοποιεί την πύλη
NAND τριών εισόδων.
Ολοκληρωμένος αθροιστής 74LS83 – 74LS283
Να δημιουργήσετε αθροιστή 8-bits με κατάλληλη χρήση του
κυκλώματος 74LS283.
Αφαιρέτης
Με βάση το παραπάνω κύκλωμα σκεφθείτε πως μπορούμε να
χρησιμοποιήσουμε τον αθροιστή για να κάνουμε αφαίρεση. Προσέξτε πώς
οι πύλες XOR υλοποιούν τη έκφραση του συμπληρώματος ως προς 2.
Φύλλο δεδομένων
του 74LS85:
Πίνακας αληθείας και
διάγραμμα ακροδεκτών
D-Register 4 bit 74LS175
MSI καταχωρητές
Καταχωρητής
ολίσθησης 8 bits
σειριακής εισόδουπαράλληλης εξόδου
Παράλληλης
εισόδου-σειριακής
εξόδου
Γενικός
καταχωρητής
ολίσθησης
Το Ο.Κ. 74LS193: Σύγχρονος δυαδικός απαριθμητής
ΛΟΓΙΚΕΣ ΣΥΝΔΕΣΕΙΣ ΣΕ ΜΝΗΜΕΣ ROM
ΜΝΗΜΗ ROM 23x4 ΟΠΟΥ Η ΑΠΟΘΗΚΕΥΣΗ ΓΙΝΕΤΑΙ ΜΕ ΤΗΝ ΤΕΧΝΟΛΟΓΙΑ
ΤΩΝ ΔΙΟΔΩΝ. ΟΠΟΥ ΘΕΛΟΥΜΕ ΝΑ ΑΠΟΘΗΚΕΥΣΟΥΜΕ 0 ΤΟΠΟΘΕΤΟΥΜΕ
ΜΙΑ ΔΙΟΔΟ, ΟΠΩΣ ΣΤΟ ΔΙΑΓΡΑΜΜΑ. ΝΑ ΒΡΕΙΤΕ ΤΟΝ ΠΙΝΑΚΑ ΑΛΗΘΕΙΑΣ ΠΟΥ
ΥΛΟΠΟΙΕΙ Η ΜΝΗΜΗ.
ΣΤΑΤΙΚΕΣ RAM
Βασική δομή μιας
RAM 2n x b και
λειτουργικό
διάγραμμα: Όταν
SEL_L=1, OUT=Q
Όταν SEL_L=1 KAI
WR_L=1 τότε C=0,
οπότε ανανεώνεται η
έξοδος
Δομή στατικής RAM 4x4
ΔΥΝΑΜΙΚΕΣ RAM
ΜΝΗΜΕΣ ΜΕΓΑΛΥΤΕΡΗΣ ΠΥΚΝΟΤΗΤΑΣ ΟΠΟΥ ΤΟ ΚΕΛΙ ΜΝΗΜΗΣ ΕΙΝΑΙ ΕΝΑΣ
ΠΥΚΝΩΤΗΣ ΤΟΥ ΟΠΟΙΟΥ Η ΚΑΤΑΣΤΑΣΗ ΦΟΡΤΙΣΗΣ ΕΛΕΓΧΕΤΑΙ ΑΠO EΝΑ
ΤΡΑΝΖΙΣΤΟΡ MOS.
Εγγραφή: Θέτουμε τη
γραμμή λέξης σε
κατάσταση HIGH. Κατόπιν
οδηγούμε τη γραμμή
δυαδικού ψηφίου σε
κατάσταση HIGH ή LOW
για να εγγράψουμε 1 ή 0.
Ανάγνωση:
Προφορτίζουμε τη γραμμή
δυαδικού ψηφίου σε
ενδιάμεση κατάσταση
τάσης. Στη συνέχεια
θέτουμε τη γραμμή λέξης
σε HIGH. O ενισχυτής
ανίχνευσης έρχεται σε
λογικό 0 ή 1.
Εργαλεία Σχεδίασης
ψηφιακών κυκλωμάτων.
Το Λογισμικό Quartus II
επιθυμητό σχέδιο
Πίνακας αληθείας
Εισαγωγή
σχεδίασης
Σχηματικό
διάγραμμα
Κώδικας
HDL
Σύνθεση
προσομοίωση
ΛΑΘΟΣ
ΣΩΣΤΟ
Ροή εργασιών στο λογισμικό
σύνθεσης και προσομοίωσης
Quartus II
Φυσική σχεδίασηδρομολόγηση
Δομή προγράμματος σε VHDL
Αθροιστής 4-bits - Συνιστώσες κυκλώματος















LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY adder4 IS
PORT(Cin :IN STD_LOGIC;
x3,x2,x1,x0 :IN STD_LOGIC;
y3,y2,y1,y0 :IN STD_LOGIC;
s3,s2,s1,s0 :OUT STD_LOGIC;
Cout
:OUT STD_LOGIC);
END adder4;
ARCHITECTURE Structure OF adder4 IS
SIGNAL c1,c2,c3:STD_LOGIC;
COMPONENT fulladder1
PORT(Cin,x,y: IN STD_LOGIC;
s, Cout :OUT STD_LOGIC);
END COMPONENT;







BEGIN
Stage0: fulladder1 PORT MAP(Cin,x0,y0,s0,c1);
stage1: fulladder1 PORT MAP (c1,x1,y1,s1,c2);
stage2: fulladder1 PORT MAP (c2,x2,y2,s2,c3);
stage3: fulladder1 PORT MAP (c3,x3,y3,s3,Cout);
END Structure;
Απαριθμητής 4-bits
Τι είναι το απλό PLD (SPLD)
Βασική βαθμίδα ενός
PLD είναι ο πίνακας
προγραμματιζόμενης
Λογικής. Ο διπλανός
πίνακας AND-OR
μπορεί να υλοποιήσει
τέσσερις συναρτήσεις
με πέντε όρους
γινομένων η κάθε μία.
Τομή λειτουργικής βαθμίδας CPLD
Λογικά στοιχεία, πίνακας διασυνδέσεων
ΛΟΓΙΚΟ ΣΤΟΙΧΕΙΟ (LOGIC ELEMENT)
Είναι η βασική μoνάδα λογικής σε FPGAs της εταιρίας Altera.
H λογική που εκτελεί ένα λογικό στοιχείο βρίσκεται αποθηκευμένη σε Look-up Table, που υλοποιείται με
SRAM. Έτσι, ο προγραμματισμός των FPGAs διαφέρει από αυτόν των CPLDs αφού στηρίζεται σε
μνήμες SRAM και όχι σε τηκόμενες συνδέσεις.
Δομή του πίνακα αναφοράς (LUT) με στοιχεία μνήμης SRAM.
Σχέση της προγραμματιζόμενης λογικής με άλλους τύπους
σχεδίασης ψηφιακών συστημάτων
Αρχιτεκτονική von-Neumann και αρχιτεκτονική Harvard
Βασική δομή του μικροελεγκτή PIC16F877
Βασική δομή επεξεργαστή και
μονάδες περιφερειακών
συσκευών