Transcript Curs_3 - Universitatea Politehnica Timişoara

Proiectarea Microsistemelor Digitale
Curs 3
1
Proiectarea Microsistemelor Digitale
2.3. Unitatea centrală
2.3.1. Magistrale
 2 probleme: amplificarea şi demultiplexarea.
 Amplificarea:
Circuit
IOH
IOL
IIH
IIL
Microprocesor
- 250 µA
1,8 mA
10 µA
10 µA
Memorie SRAM
- 1 mA
2,1 mA
2 µA
2 µA
8255
- 400 µA
2,5 mA
10 µA
10 µA
Porţi CMOS (HC,
HCT)
- 8 mA
8 mA
1 µA
1 µA
Porţi TTL normale
- 800 µA
16 mA
40 µA
- 1,6 mA
2
Proiectarea Microsistemelor Digitale
Soluţii:
Amplificarea liniilor unidirecţionale:

3
Proiectarea Microsistemelor Digitale
Cu facilitatea de cedare a magistralelor:
Amplificarea liniilor bidirecţionale:
4
Proiectarea Microsistemelor Digitale

Schema internă a circuitului:
5
Proiectarea Microsistemelor Digitale

Demultiplexarea: multiplexarea terminalelor apare la:





8086,
Slotul PCI al PC-ului şi
Microcontrolere.
Memoriile şi porturile cer ca adresele să ramînă stabile toată durata ciclului
demultiplexarea – necesită registre (ex. 74x373, 74x374).
Registrul 74x373:
6
Proiectarea Microsistemelor Digitale

Schema internă a circuitului:
OC
1D
D
G
2D
Q
4Q
Q
5Q
Q
6Q
Q
7Q
Q
8Q
D
G
8D
3Q
D
G
7D
Q
D
G
6D
2Q
D
G
5D
Q
D
G
4D
1Q
D
G
3D
Q
D
G
G
7
Proiectarea Microsistemelor Digitale

Soluţii:

Demultiplexarea centrală:

Demultiplexarea locală:
8
Proiectarea Microsistemelor Digitale
2.3.2. Unitate centrală cu microprocesorul 8086

Circuitul 8284A:




generează tactul către microprocesor şi pentru circuitele specializate pentru
interfeţe,
generează semnalul READY către microprocesor, sincronizându - l cu tactul şi
generează semnalul de iniţializare, RESET, către microprocesor, sincronizându-l
cu tactul.
Configuraţia terminalelor:
RESET
RES
O SC
X1
X2
F/C
EFI
R D Y1
A E N1
RDY 2
AEN 2
8
2
8
4
A
CLK
PCLK
READY
A SY N C
9
Proiectarea Microsistemelor Digitale

Schema internă:
R ES
D
Q
R ESET
C LK
X1
O SC
O SC
C LK
X2
F/C
.
.
.
EFI
3
.
.
.
SY N C
2
PC LK
SY N C
C SY N C
RDY1
A EN1
A EN 2
RDY2
D
C LK
Q
D
Q
R EA D Y
C LK
A SY N C
10
Proiectarea Microsistemelor Digitale
Circuitul 8288 (controler de magistrală)



generează semnalele de comandă pentru transferurile cu memoria sau cu
porturile de intrare/ ieşire cînd microprocesorul lucrează în modul maxim,
amplifică ieşirile de comandă şi date.
Configuraţia terminalelor:

M RDC
S2
DT / R
S1
AM W C
S0
AEN
CLK
8
2
8
8
IO R C
IO W C
A IO W C
IN T A
DT / R
IO B
DEN
CEN
M CE / PDEN
A LE
2 moduri de lucru:



IOB = 1 logic: modul de comandă a magistralei de intrare / ieşire; semnalele
care controlează magistrala de intrare / ieşire se vor activa independent de
intrarea /AEN;
IOB = 0 logic: modul de comandă a magistralei sistem; generarea semnalelor
de comandă pentru transferuri va fi validată prin intermediul semnalului /AEN;
11
Proiectarea Microsistemelor Digitale

Unitate centrală cu microprocesorul 8086 în modul minim
3X
OC
RDY1
AEN1
CLK
8
2
8
4
A
BHE
A 19-16
RESET
A D 15-0
READY
ALE
BHE
L
S
3
7
3
RES
…
G
M em orii
8
RD
0
WR
8
M
/ IO
6
A 19-0
P orturi
GSC
2X
1
MN/
MX
DT / R
DEN
L
S
2
D IR 4
5
G
D 15-0
12
Proiectarea Microsistemelor Digitale

Unitate centrală cu microprocesorul 8086 în modul maxim
3X
OC
RDY1
A E N1
8
2
8
4
A
BHE
CLK
A 1 9 -16
RESET
BHE
L
S
3
7
3
RES
A D 1 5 -0
…
G
READY
M RDC
S 2 -0
8
0
8
6
S2  0
ALE 8
2
8
DEN
8
DT / R
M em o rii
A 1 9 -0
P o rtu ri
M W TC
AM W C
IO R C
IO W C
A IO W C
IN T A
2X
MN/
MX
L
S
2
4
D IR
5
G
D 1 5 -0
13
Proiectarea Microsistemelor Digitale

Conectarea microprocesorului 8086 în sisteme multiprocesor
M2
M1
...
I/O1
I/O2
...
Magistrală comună
P1

P2
...
Pm
2 probleme:


sincronizarea între microprocesoare în scopul evitării conflictelor;
cererile sunt întîi sincronizate cu un tact extern de mare frecvenţă şi apoi
intră în arbitru;
arbitrarea cererilor de acces la magistrala comună: arbitrul de magistrală
8289.
14
Proiectarea Microsistemelor Digitale

Circuitul 8289:

Acţionează asupra circuitului 8288:




când arbitrul permite accesul procesorului la magistrala comună, el va activa
linia /AEN; aceasta va permite accesul separatoarelor de pe liniile de adrese
şi date pe magistrala comună; semnalele de comandă vor fi generate, de
către circuitul 8288, în funcţie de tipul de ciclu executat de procesor;
cînd arbitrul nu permite accesul procesorului la magistrala comună, el va
dezactiva semnalul /AEN; circuitul 8288 va trece toate semnalele de comandă
a transferurilor cu resursele de pe magistrala comună în starea lor inactivă,
separatoarele de pe liniile de date şi adrese între magistralele procesorului şi
magistrala comună vor fi trecute în a 3-a stare permiţând astfel accesul altor
procesoare la magistrala comună.
Microprocesorul este introdus în stări de WAIT;
Într-un sistem multimaster este necesară definirea unei priorităţi la
existenţa cererilor de acces simultane la magistrala comună; 3 tehnici:



paralelă,
serială şi
rotativă.
15
Proiectarea Microsistemelor Digitale

Soluţia paralelă:
V cc
B U SY
CBRQ
A rb itru
8289
2
A rb itru
8289
1
BPRN
BPRO
BPRN
.
A rb itru
8289
n
BPRO
BPRN
BPRO
. .
C o d ificato r cu
p rio ritate
D eco d ificato r
.
. .
16
Proiectarea Microsistemelor Digitale

Soluţia serială:
V cc
B U SY
CBRQ
A rbitru
8289
2
A rbitru
8289
1
B PR N

B PR O
B PR N
A rbitru
8289
n
B PR O
B PR N
B PR O
Soluţia rotativă:


similară cu cea paralelă doar că prioritatea este reasignată în mod dinamic;
codificatorul cu prioritate este înlocuit de un circuit mai complex care roteşte
prioritatea între arbitri care cer acces, asigurând astfel fiecărui arbitru timp
egal pe magistrală.
17
Proiectarea Microsistemelor Digitale

Controlul magistralei comune de către circuitul 8289:






permite accesul la magistrala comună a procesoarelor master de mare şi
mică prioritate;
procesorul cu prioritate mare va putea intra pe magistrala comună atunci
când prezentul deţinător al magistralei îşi încheie ciclul iar procesorul cu
prioritate mai mică va putea intra pe magistrală dacă nici un procesor cu
prioritate mai mare nu o doreşte;
dacă un procesor prioritar deţine magistrala şi dacă un procesor mai puţin
prioritar o doreşte, arbitrul acestuia va activa, la 0 logic, semnalul /CBRQ,
indicându-i procesorului mai prioritar că doreşte magistrala atunci când
aceasta va fi liberă;
configurarea arbitrului 8289 depinde de structura sistemului şi va determina
modul în care preia şi eliberează magistrala comună;
dacă arbitrul este conectat la un procesor care are acces atât la magistrala
comună cât şi la o magistrală rezidentă, arbitrul se va supune tehnicii de
prioritizare doar pentru accesele la magistrala comună;
cedarea magistralei comune poate fi împiedicată de către un procesor, prin
intermediul semnalului /LOCK; semnalul este folosit pentru a proteja secvenţe
critice de cod, de ex.: lucrul cu semafoare, transferurile cu harddiskul,
secvenţă de refresh etc
18
Proiectarea Microsistemelor Digitale

Modul Single Bus:
1
RESB
IO B
LOC K
RDY1
C LK
D IR
S2
8
2
8
4 READY
A
C LK
S1
8
2
8
9
BUSY
CBRQ
BPRO
BPRN
BREQ
S0
AEN
BC LR
AEN 1
AEN
S2
S0
CLK
S2
C LK
READY
S1
DEN
S0
DT / R
ALE
8
0
8
6
MN /
MX
M RDC
M W TC
S1
8
2
8
8
AM W C
IO R C
IO W C
A IO W C
IO B
IN T A
LOCK
OC
BHE
A 1 9 -1 6
A D 1 5 -0
G
G
L
S
3
7
3
L
S
2
4
5
M
A
g.
BHE
c
o
m
u
n
a
A 1 9 -0
A D 1 5 -0
D IR
19
Proiectarea Microsistemelor Digitale

Modul IOB
XACK
XACK
RDY1
A EN1
RDY2
8
2
8
4
A
A EN 2
READY
C LK
C LK
C om enzi
p tr .
I /E
8
2
8
9
READY
C LK
8
0
8
9
S2  0
C o n tro l
IO B
RESB
S2  0
A EN
A 1 9 -1 6
A D 1 5 -0
M
a
g.
S2  0
C LK
A LE
C om enzi
p tr .
m e m o r ii
A EN
8
2
8
8
IO B
PD EN
D EN
1
DT / R
d
e
G
OC
I
/
E
L
S
3
7
3
A d rese
L
S
2
4
5
A d rese
L
S
3
7
3
D IR
G
D a te
G
OC
M
a
g.
c
o
m
u
n
a
D IR
G
L
S
2
4
5
D a te
20
Proiectarea Microsistemelor Digitale

Modul RESB
XAC K
RDY1
XAC K
RDY2
8
2
8
A E N1
4 A E N2
A
READY
C LK
READY
C LK
8
0
8
6
S2  0
C o n tr o l
C LK
S2  0
8
2
AEN
8
9
A 1 9 -1 6
A D 1 5 -0
R ESB
IO B
M
a
g
i
s
t
r
a
l
a
SY SB /
R ESB
AEN
CEN
C LK
8
2
S2  0
8
8
DT / R
DEN
A LE
C LK
S2  0
8
2
DT / R
8
8
DEN
c
o
m
u
n
a
A LE
D
E
C
OC
r
e
z
i
d
e
n
t
a
CEN
C o m enzi
C o m enzi
M
a
g
i
s
t
r
a
l
a
AEN
A d rese
G
D a te
G
OC
L
S
3
7
3
D IR
L
S
2
4
5
G
L
S
3
7
3
G
A d rese
D IR
L
S
2
4
5
D a te
21
Proiectarea Microsistemelor Digitale

Conectarea la 2 magistrale comune:
XACK
READY
RDY1
8
2
8
4
A
XACK
A EN 1
RDY2
A EN 2
CLK
8
0
8
6
S2  0
A 1 9 -1 6
A 1 5 -0
M
a
g.
M
a
g.
m
u
l
t
i
m
a
s
t
e
r
2
C o n t ro l
8
2
8
9
SY SB /
A EN
RESB
CEN
C om enzi
A EN
8
2
8
8
C LK
S2  0
DT / R
D EN
A LE
G
OC
S2  0
D
E
C
L
S
2
4
5
A EN
RESB
CEN
A EN
C LK
S2  0
DT / R
D EN
C om enzi
8
2
8
8
mu
l
t
i
m
a
s
t
e
r
1
A LE
G
OC
A d rese
L
S
3
7
3
D IR
G
C o n t ro l
8
2
8
9
SY SB /
L
S
3
7
3
A d rese
D a te
C LK
C LK
S2  0
D IR
G
L
S
2
4
5
D a te
22
Proiectarea Microsistemelor Digitale
2.3.3. Unitate centrală cu microprocesorul 80386

Circuitul 74x244
1A 1
1Y 1
1A 2
1Y 2
1A 3
1Y 3
1A 4
1Y 4
1G
2A 1
2Y 1
2A 2
2Y 2
2A 3
2Y 3
2A 4
2Y 4
2G
23
Proiectarea Microsistemelor Digitale
V CC

Unitate centrală
D 0 -7
.
.
.
B7
D 8 -1 5
.
.
B7
2
4
5
.
.
B7
.
.
.
A7
G
D IR
D0
.
.
.
D7
A2
.
.
.
A9
.
.
.
A7
Y0
2
4
4
.
.
A 2 -9
.
Y7
1G
2G
A0
2
4
5
.
.
.
A7
G
D IR
B0
.
A0
A0
B0
.
D 1 6 -2 3
B S1 6
B0
D8
.
.
.
D15
A10
.
.
.
A17
3
8
6
A0
.
.
.
A7
Y0
2
4
4
.
A 1 0 -1 7
.
.
Y7
1G
2G
A0
2
4
5
.
.
.
A7
G
D IR
D16
.
.
.
D23
A18
.
.
.
A25
D
X
A0
.
.
.
A7
Y0
2
4
4
.
A 1 8 -2 5
.
.
Y7
1G
2G
D 1 4 -3 1
B0
.
.
.
B7
A0
2
4
5
.
.
.
A7
G
D24
.
.
.
D31
A26
.
.
.
A31
A0
.
.
.
A7
Y0
A 2 6 -3 1
2
.
4
.
4Y 6
AD S
LO C K
Y7
D IR
1G
2G
ASD
H O LD
LOCK
D LD A
BE 0
NA
.....
READY
IN T R
BE 3
NM I
W / R
A0
.
PEREQ
D / C
.
M / IO
.
A7
BUSY
ERROR
CLK
BE 0  3
Y0
2
4
4
.
.
.
Y7
W /R
D /C
M / IO
1G
C LK
2G
G e n e r a to r d e ta c t
24