Transcript Lab08

數位系統實驗
Experiment on Digital System
Lab08:
Combinational Circuit (2)
負責助教：葉俊顯 stanley
提醒：下周小考(以個人為單位)，
網頁上會公布考試梯次，請注意
Outline

Combinational Circuit (2)

If-else Statement

Lab
2015/4/13
2
Outline

Combinational Circuit (2)

If-else Statement

Lab
2015/4/13
3
Continuous assignment
2015/4/13
4
always block
2015/4/13
5
Sensitivity/Event list
2015/4/13
6
For loop statement
2015/4/13
7
Case statement (1/4)
2015/4/13
8
Case statement (2/4)
2015/4/13
9
Case statement (3/4)
2015/4/13
10
Case statement (4/4)
2015/4/13
11
Outline

Combinational Circuit (2)

If-else Statement

Lab
2015/4/13
12
IF-ELSE statement (1/2)
2015/4/13
13
IF-ELSE statement (2/2)
2015/4/13
14
IF-ELSE statement (1/5)
2015/4/13
15
IF-ELSE statement (2/5)
2015/4/13
16
IF-ELSE statement (3/5)
2015/4/13
17
IF-ELSE statement (4/5)
2015/4/13
18
IF-ELSE statement (5/5)
2015/4/13
19
Seven-segment display
2015/4/13
20
Seven-segment display

Ex:

Ex:
2015/4/13
out=8'b11111100;
out=8'b10110110;
21
Outline

Combinational Circuit (2)

If-else Statement

Lab
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Lab I
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





Seven-Segment display-七段顯示器
輸入為一4-bit的 input
輸出為一8-bit的七段顯示器訊號
題目說明：
當輸入為 0~2，輸入的值直接為 output 的輸出
當輸入為 3~5，將輸入的值乘以 2 後，再減 1 ，成為 output 輸出
當輸入為 6~7，將輸入的值乘以 2 後，再加 1 ，成為 output 輸出
當輸入為其他值，output 的輸出為 0
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Lab I

七段顯示器裝置模擬


輸入為 0~2

output 的輸出為輸入

Ex: in=1, out=1;
當輸入為 3~5
2015/4/13

output 輸出為輸入的值乘以 2 後，再減 1

Ex: in=4, out=7;
24
Lab I

七段顯示器裝置模擬


輸入為 6~7

output 輸出為輸入的值乘以 2 後，再加 1

Ex: in=7, out=15 (F);
當輸入為 其他值

output 的輸出為 0

Ex: in=12, out=0;
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Lab II


學號顯示器 (Number_display)
輸入 2-bit select




00
01
10
11
代表組別
代表學生一
代表學生二
代表學生三

輸出 8-bit的七段顯示器訊號 (學生學號後三碼)

Ex:
組別 012
(七段顯示器顯示 012)
學生一 王大明 學號 F12345678 (七段顯示器顯示 678)
學生二 陳小華 學號 F87654321 (七段顯示器顯示 321)
學生三 N/A
(七段顯示器顯示 ERR)




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Lab II

VeriInstrument裝置模擬

Ex:
組別 012
(七段顯示器顯示 012)
學生一 王大明 學號 F12345678 (七段顯示器顯示 678)
學生二 陳小華 學號 F87654321 (七段顯示器顯示 321)
學生三 N/A
(七段顯示器顯示 ERR)




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Notice

請勿在桌面建立 Project 及請勿命名中文資料夾

Device family 請確認與 FPGA Chip 符合 (EP1C6Q240C8)

Top module name & Project name 需要一致

確認 module … endmodule 為keyword 變成藍色字體
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