Transcript 數位邏輯CH6-CH12

第六章:布林代數
◎ 布林代數表示
◎布林代數基本運算定理
◎布林代數化簡
§6-1:布林代數表示
一: NOT Gate
1. 符號:
2. 特徵方程式: F = A
二: AND Gate
1. 符號:
2. 特徵方程式: F = A B 或 F = AB
三: OR Gate
1. 符號:
2. 特徵方程式: F = A+B
四: XOR Gate (互斥或閘)
1. 符號:
2. 特徵方程式: F = AB+BA 或 F= A + B
** XOR Gate 的組成
A
F
B
***各種邏輯閘元件與布林代數關係表
參考表 6103 (P.233)
§6-2:布林代數基本運算定理
6-2-1: 布林加
(1). 1+任何數 = 1
例: a. 1+ 0 = 1； b. 1+1+1+….+1 = 1 ； c. 1+A+ABD… =1
(2). 本身 + 相反 = 1
A + A =1
(3). 本身 + 本身 = 本身
A + A = A ； A + A+……. + A = A
(4). 本身 + 0 = 本身
A+0=A
6-2-2: 布林乘
(1). 本身乘以1= 本身
A x1 =A
(2).本身乘以相反= 0
A x A =0
(3). 本身乘本身 = 本身
AxA=A
(4). 本身x0 = 0
Ax0=0
6-2-3: 自補定理
奇數次反閘的值等於反相，偶數次反閘的值等於本身
A=A
; A=A
6-2-4: 交換律
布林代數運算式中加或乘，變數的位置可以互換
(1). A + B = B + A
(2). A + B + C = A + C + B = C+A+B = …..
(3). AB = BA
(4). ABC = ACB = CAB = ……
6-2-5: 結合律
布林代數運算式中，可以任選幾項先行運算
(1). A + B + C = A + (B + C) = (A + B) + C = ….
(2). ABC = (AB)C = A(BC) = ……
6-2-6: 分配律
(1). 積之和化成和之積
A( B + C) = AB + AC
(2). 和之積化成積之和
(A + B)(A + C) = A + (BC)
Pf: (A+B)(A+C) = AA+AC+BA+BC
= A(1+C+B)+BC = A + BC
6-2-7: 笛摩根定理 (DeMorgan’s Theorem)
(1). 多個變數相加後取其相反值與這些變數先取相反值後的乘
積
B+C = B．C
A+B+C = A ． B ． C
(2). 多個變數相乘後取其相反值與這些變數先取相反值後的和
相等
B．C = B+C
A．B．C=A+B+C
6-2-8: 吸收律
布林代數化簡後，有些項會被吸收掉而不見
(1).積之和(Sum of Product : SOP)
1. A + AB = A
2. A + AB + ABC +…= A
3.AB + C + ABCE + CD = AB + C
Pf: AB + C + ABCE + CD = AB(1 + CE) + C(1 + D)
= AB + C
(2).和之積(Product of Sum : POS)
1. A(A + B) = A
2. A(A + B)(A+B+C)(A+B+C+D)… = A
6-2-9: 消去定理
(1).當運算式中有出現本身加相反形式
1. A + AB = A + B
2. A + ABC = A + BC
(2).運算式中任三項的其中二項有本身加相反，其餘變數與第
三項相同時，第三項可消去
1. AB + BC + CA = AB + CA
2.ABD + BCD + CA = ABD + CA
6-2-10: 對偶定理 (Duality Theorem)
(1).布林運算式中運算符號 “。”與”+”及數值”0
與”1”是可以互換的
例:函數f = A+AB求對偶定理函數 fD
解:f =A + AB 對偶定理(。+ ；1 0)
=>fD =A。(A+B)
§6-3:布林代數化簡
第一類型:提出公因數型
例6301: 函數 F = BCD + ABC + ABC + ABCD 可化簡為何
解: F = BCD + ABC + ABC + ABCD ；[提出公因數]
= BCD(1 + A) + BC(A + A)；[1+任何=1,本身+相反 = 1]
=BCD+BC
=BC(D+1) = BC
第二類型:笛摩根型
例6304: 化簡 x(y+z)
解: x(y+z) = x+(y+z) [第一次笛摩根]
= x + y z [第二次笛摩根定理]
= x+ yz [自補定理[
例6305:假設 x．y=0，則X⊕y可化簡為何
解: X⊕y = xy+xy
=xy．xy
第六章:卡諾圖
◎ 卡諾圖形式
◎卡諾圖化簡
§7-1:卡諾圖形式
1.低於五個變數時通常用卡諾圖來化簡
2.卡諾圖通常由2n個方塊構成，n代表變數的數目
BC
例:
B
0
1
0
0
1
1
2
3
A
00
01
11
10
0
0
1
3
2
1
4
5
7
6
A
四口形卡諾圖
八口形卡諾圖
CD
00
01
11
10
00
0
1
3
2
01
4
5
7
6
11
12
13
15
14
10
8
9
11
10
AB
十六口形卡諾圖
**方塊編號即2進位ABC…之十進位值，如例中紅色數字
7-1-1:標準型卡諾圖
1:運算式中每一項都沒有缺變數時使用標準型。例F(A,B,C,D)
2:將變數化為0或1，本身為1，相反為0。卡若圖的位置依照
二進位(A,B,C,D)排列
3:依函數在圖中對應位置，若為SOP(積之和)填入1，若為
POS(和之積)填入0
例一:F=ABCD+ABCD+ABCD+ABCD+ABCD+ABCD
解: F=(0000)+(0010)+(0011)+(0111)+(1011)+(1111)
CD
00
AB
00
1
CD
01
11
10
1
1
00
AB
00
0
01
11
10
0
0
01
1
01
0
11
1
11
0
10
1
10
0
SOP(積之和)
POS和之積
7-1-2:函數型卡諾圖
1:有Σ(加)及π(乘)二種函數，若為Σ填入1，若為π填1
2:例F = Σ(0,2,3,7,11,15)，在位置編號(0,2,3,7,11,15)填入1
CD
CD
00
01
11
10
00
0
1
3
2
01
4
5
7
6
01
1
11
12
13
15
14
11
1
10
8
9
11
10
10
1
AB
編號
00
AB
00
1
01
11
10
1
1
F = Σ(0,2,3,7,11,15)
7-1-3:包含型卡諾圖
1:運算式中每一項都有缺變數時使用包含型
2:依表準型填入卡諾圖，但所缺變數為0及1均須包含
例:F=AB
解: ∵AB缺CD ∴C,D = 0或1均符合
F=(0100)+(0101)+(0110)+(0111)
CD
AB
00
01
11
10
1
1
1
1
00
01
11
10
§7-2:卡諾圖化簡
1.卡諾圖中的小方塊，若相鄰小方塊的值相同(同為0或同為1)
則可以消去變數
2. 二個小方塊可消去1個變數，四個小方塊可消去2變數，2n
個小方塊可以消去n個變數
3.消去的原則:
例:化簡 SOP
4個小方塊可消去2個變數
CD
00 01 11 10
(1). 若欲消去的方塊中A為0和1則消去
AB
00 0
0
0
0
若A皆為1則A保留為A，若A皆為0
01 1
1
0
0
則A保留為A
11 1
1
0
0
10 0
0
0
0
(2). B,C,D依此類推
圖中AB=(01)，(11)。A 為0及1故消去，B皆為1故保留為B
CD=(00)，(01)。C皆為0故保留為C，D為0及1故消去
化簡結果為BC
例7202:化簡F(w,x,y,z)= Σ(2,3,5,8,9,10,11,12,13)之最簡化式
解:
第八章:組合邏輯
◎ 何謂組合邏輯
◎加法器的設計
◎減法器
◎加減法器
◎乘法器
◎平方器
◎同位元產生器
◎比較器
◎編碼器
◎解碼器
第八章:組合邏輯
§8-1:何謂組合邏輯
一. 組合邏輯:由邏輯閘組成，一組輸入對應一組輸出，沒有迴
授電路。
二. 序向邏輯:電路有迴授裝置，動作與時間先後有關係。
****組合邏輯的設計*************
1. 寫出真值表
2. 化簡邏輯函數(布林代數或卡諾圖)
3. 對應邏輯閘
§8-2:加法器的設計
8-2-1:半加器(HA)
只有加數與被加數，不考慮前一級的進位
A
+B
CS
邏輯電路:
真值表
被加數 A
加數 B
C
S
0
0
0
0
0
1
0
1
1
0
0
1
1
1
1
0
A
S
B
C
特徵函數
C = AB
S = AB + AB
= A⊕B
8-2-2:全加器
考慮前級的進位輸入端，完整的加法運算
真值表
Cn-1
An
+ Bn
Cn Sn
特徵函數
Cn-1
An
Bn
Cn
Sn
0
0
0
0
0
0
0
1
0
1
0
1
0
0
1
0
1
1
1
0
1
0
0
0
1
1
0
1
1
0
1
1
0
1
0
1
1
1
1
1
Cn
An Bn
00
01
11
10
0
0
0
1
0
1
0
1
1
1
Cn-1
Cn= Cn-1An+ Cn-1Bn+AnBn
= AnBn+ Cn-1(An+Bn)
Sn
An Bn
00
01
11
10
0
0
1
0
1
1
1
0
1
0
Cn-1
Sn= Cn-1⊕An ⊕ Bn
邏輯電路圖
An
Bn
Cn-1
Sn
Cn
或化簡為2個HF的相加
An
An
Sn
Bn
Sn
Cn-1
Bn
Cn-1
Cn
Cn
8-2-3:並加器
多個位元相加時，，可視為多個全加器的組合
四位元並加器
8-2-4:串加器
使用串加器做多位元相加時，串加器只有一個全加器，依序
將每個位元計算後放入移位暫存器。速度慢但成本低。
8-2-4:BCD十進位加法器
BCD為二進制表示十進位，由20~23組成，即0~16，若用全
加器來相加會有進位的問題。二個十進制相加，值為0~19
(1).10~15BCD未進位但實際上十進制已進位。
(2).16~19BCD進一位但四個位元重新歸零
故須在電路上+6(0110)為補償電路。
真值表
S1’S0’
S3’S2’
00
01
11
10
00
0
1
3
2
01
4
5
7
6
11
12
13
15
14
10
8
9
11
10
S3’S2’
S1’S0’
00
01
11
10
00
0
0
0
0
01
0
0
0
0
11
1
1
1
1
10
0
0
1
1
補償電路= S3’S2’+S3’S1’+C4’
BCD十進位加法器
§8-3:減法器的設計
8-3-1:半減器(HS)
只有減數與被減數，不考慮前一級的借位
真值表
被加數 X
加數 Y
B
D
0
0
0
0
0
1
1
1
1
0
0
1
1
1
0
0
邏輯電路:
A
特徵函數
B = XY
D = XY + YX
= X⊕Y
S
B
C
8-3-3:1補數減法器
(1). A - B = A+(-B)，減法就是補數的加法
(2). 運算的結果若最進位端C4沒有進位就表示負數
(3). 運算結果還要再加1才是正確的，所以要再多運算一次
8-3-4: 2補數減法器
***運算結果不需要再加1 ***
§8-4:加/減法器的設計
減法器只是將減數變成反相輸入，所以加減法器可以藉由在減
數輸入端加一個互斥或閘而合併
第九章
序向邏輯
本章提要
•
•
•
•
•
9-1
9-2
9-3
9-4
9-5
何謂序向邏輯
閂鎖器 (Latch)
正反器（Flip Flop）
紀錄器 (Register)
計數器 (Counter)
9-1 何謂序向邏輯
凡是在組合邏輯的輸出端上，加入了回授
網路並拉回輸入端的邏輯電路，就稱為
序向邏輯電路，簡稱序向邏輯。簡單的
說，需要回授網路的邏輯電路就是序向
邏輯電路。此處所說的加入了迥授網路
的意思，就是說下一個輸出的結果會同
時受到輸入與之前的輸出相互影響。
序向邏輯圖
9-2 閂鎖器 (Latch)
• 9-2.1 RS閂鎖器 (RS Latch)
閂鎖器 (Latch)
只有輸出端而沒有輸入端的正反器就
是閂鎖器(Latch)，閂鎖器可由兩個反相
閘(NOT Gate)或兩個萬用閘(NAND或
NOR Gate)來組成，即將兩個反相閘或
兩個萬用閘的輸出，相互拉回到對方的
輸入端就成為閂鎖器。
閂鎖器接線圖
反及閘閂鎖器接線圖
反或閘閂鎖器接線圖
9-2.1 RS閂鎖器 (RS Latch)
因為閂鎖器並無輸入端，無法加以控
制，所以用起來極為不方便。基於這個
原因，有些廠商立即推出有輸入端的閂
鎖器，以方便我們可以控制輸入訊號。
所謂有輸入端的閂鎖器就是在閂鎖器上
加入了兩個輸入端，亦即S輸入端與R輸
入端。S就是Set（定置），有設定為1的
意思。而R就是 Reset（重置），有重新
歸0的意思。有R、S輸入端的閂鎖器便
稱為RS閂鎖器。
反及閘接成RS閂鎖器
反及閘RS閂鎖器真值表
反或閘接成RS閂鎖器
反或閘RS閂鎖器真值表
9-3 正反器（Flip Flop）
•
•
•
•
•
9-3.1
9-3.2
9-3.3
9-3.4
9-3.5
RS正反器（RS F/F）
JK正反器（JK F/F）
D型正反器（D Type F/F）
T型正反器（T Type F/F）
各種正反器的替代
9-3.1 RS正反器（RS F/F）
在RS正反器中，輸入端’’S’’表
示’’Set’’，即定置、設定的意思，亦
即當S端＝1 (高電位)時，會將F輸出端設
定為1(高電位)。而另外的一個輸入
端’’R’’則表示’’Reset’’，即重置、
歸零的意思，亦即當R端＝1 (高電位)時，
會將F輸出端重置為0 (低電位)。RS正反
器與RS閂鎖器的不同之處，在於RS閂鎖
器沒有時脈同步訊號（Clock；CK）輸
入端，時脈同步訊號會使RS正反器的輸
RS正反器等效電路
RS正反器方塊圖符號
完整的RS正反器真值表
RS正反器激勵表
9-3.2 JK正反器（JK F/F）
為了改善RS正反器的〝不允許狀態〞，因此推出了
JK正反器，JK正反器的J端相當於RS正反器的S（Set；
當S＝1，輸出端F會被設定為1）端，而K端亦相當於
R（Reset；當R＝1，輸出端Fn+1會被重新設定為0）
端。當J K=00時，輸出端Fn+1會〝保持〞在之前(上一
個)的狀態，而不會有所改變。又當J K=11時，輸出端
Fn+1會〝改變〞之前 (上一個)的狀態，再也不會出現如
RS正反器的〝不允許〞狀態。如表所示為JK正反器之
真值表，真值表中的CK為時脈同步信號（Clock；
CK），真值表中的〝×〞表示同時包括1與0。
JK正反器真值表
JK正反器邏輯閘接線圖
JK正反器符號
JK正反器詳細真值表
JK正反激勵器表
9-3.3 D型正反器（D Type F/F）
D型正反器的“D”有雙重的意義，即
可以是Data(資料)，也可以是Delay(延
遲)。因此D（Data或Delay）型正反器有：
可以儲存資料或將訊息延遲一段時間後
再輸出的功用。此可以將訊息延遲一段
時間後再輸出的功用，相當於是將資料
暫存一段時間的效果，此即暫存器的特
性。由於D型正反器有暫存器的特性，因
此將很多個D型正反器串接起來，資料或
訊號被延遲的時間將更長，所以可以用
D型正反器符號
D型正反器真值表
D型正反器激勵表
9-3.4 T型正反器（T Type F/F）
T型正反器的“T”即是Toggle的意思。
Toggl為裝掛索樁或套環裝置，表示當每
次時脈訊號（CK）來臨時，若T為1，則
輸出Fn+1會改變狀態，即輸出會由0變為
1或由1變為0。但若T為0時，輸出Fn+1不
會改變，亦即輸出仍然保持在原來的狀
態。當然，時脈訊號（CK）未來臨時，
不管輸入端T為0或為1，其正反器沒有作
用，因此輸出端均不會受到影響。如圖
所示為T型正反器的符號。於圖中，T為
輸入端，CK為時脈同步訊號，Q為輸出
T型正反器符號
T型正反器真值表
T型正反器激勵表
9-3.5 各種正反器的替代
當我們所設計出來的電路急著要試作
時，或試作後需改換元件稍作修改時，
經常會有共同的經驗，就是找不看所要
的正反器，但偏偏又有時間上的急迫性，
本章所詳述之各種正反器的替代，將可
以解決你眼前的難題。當你研讀過本章
節之後，你將會瞭解到，其實不管使用
何種正反器來替代何種正反器，其設計
方法都是相同的，也都是有其固定法則
可遵值的。
9-4 紀錄器 (Register)
• 9-4.1 儲存記錄器
• 9-4.2 移位記錄器 (Shift Register)
9-4.1 儲存記錄器
儲存記錄器依電路輸入輸出串並聯的不
同類型來加以區分，大致上可分為以下
四種類型：
串聯輸入串聯輸出記錄器，簡稱串入串
出記錄器
串聯輸入並聯輸出記錄器，簡稱串入並
出記錄器
並聯輸入串聯輸出記錄器，簡稱並入串
出記錄器
並聯輸入並聯輸出記錄器。簡稱並入並
9-4.2 移位記錄器 (Shift
Register)
移位記錄器(Shift Register)，其實也是
串聯輸入串聯輸出記錄器的一種，串聯
輸入串聯輸出記錄器利用D型正反器來設
計比較簡單，若在不得已的情況下非使
用RS正反器或JK正反器來設計移位記錄
器時，就必須先將RS正反器或JK正反器
接成D型正反器的型式再來設計。
左移位記錄器
左移位輸入
左移位輸出
DA
Q
A
DB
Q
B
Q
DC
Q
C
Q
DD
Q
D
Q
Q
CK
1:第一個訊號由DD輸入，訊號傳至DC時，第二個訊號又從DD傳入
2:依此類推，當四個訊號傳入DD時，第一個訊號從QA傳出
3:訊號即由最又D型正反器傳至最左的D型正反器
右移位記錄器
右移位輸入
DA
右移位輸出
Q
DB
A
Q
B
Q
CK
訊號由DA傳至QD
DC
Q
C
Q
DD
Q
D
Q
Q
左右移位記錄器(多工選擇器)
• (I).2選1多工器
• 1.當Select為0時，輸出端為右移資料
• 1.當Select為1時，輸出端為左移資料
左右移位記錄器
9-5 計數器 (Counter)
• 9-5.1 同步計數器 (Synchronous
Counter)
• 9-5.2 模數計數器 (Model Counter)
• 9-5.3 環形計數器 (Ring Counter)
• 9-5.4 強生計數器 (Johnson Counter)
• 9-5.5 異步計數器（Asynchronous
Counter）
9-5.1 同步計數器 (Synchronous Counter)
所謂同步計數器，係指計數器電路中，
每一個正反器之CK（時脈信號）端均接
在一起，因此每一個正反器，都是同時
受到同一個時脈信號（Clock；CK）的
控制，所以四個正反器都是同時動作、
同步進行的。亦即每一個正反器的狀態
改變，都是在同一時脈時間完成的。
9-5.2 模數計數器 (Model Counter)
模數計數器(Model Counter)的“模數”就是每一輪
計數幾次的意思，計數幾次也就是“除以多少”的意
思。例如模數3就是計數３次，也就是除以3的計數器。
模數4當然就是除以4，模數5也就是除以5，……，模
數N理所當然就是除以N的計數器。模數計數器的設計
必須考量計數的先後順序，例如是由小至大的計數，
或是由大至小的計數。由小至大的計數就是愈來愈大
的計數，如此的往上計數就稱為上數計數器。由大至
小的計數，就是愈來愈小的計數，如此的往下計數就
稱為下數計數器。因此模數計數器有上數同步計數器，
與下數同步計數器等兩種。
模數計數器設計(1-2)
例9511:利用JK正反器設計一模數6的上數同步計數器
步驟(1):寫出模數6可出現之整數(0,1,2,3,4,5)
步驟(2):(0,1,2,3,4,5)轉換成2進位，有3個位元，需三個JK正反器
計數
順序
正
反
器
A
B
C
A
B
C
FN
FN+1
FN
FN+1
FN
FN+1
0
0
0
0
0
0
0
0
0
1
1
0
0
1
0
0
0
1
1
0
2
0
1
0
0
0
1
1
0
1
3
0
1
1
0
1
1
0
1
0
4
1
0
0
1
1
0
0
0
1
5
1
0
1
1
0
0
0
1
0
模數計數器設計(3)
• 步驟(3):參考所要設計的正反器，依序排出三個正反器的激勵表
A
FN
B
FN+1 JA KA
FN
C
FN+1 JB KB
FN
FN+1 JC KC
0
0
0
X
0
0
0
X
0
1
1
X
0
0
0
X
0
1
1
X
1
0
X
1
0
0
0
X
1
1
X
0
0
1
1
X
0
1
1
X
1
0
X
1
1
0
X
1
1
1
X
0
0
0
0
X
0
1
1
X
1
0
X
1
0
0
0
X
1
0
X
1
模數計數器設計(4)
步驟4:整合真值表與激勵表
計數 正
順序 A
反
器 正 反 器 輸 入 端
B
C
JA KA
JB KB
JC KC
0
0
0
0
0
X
0
X
1
X
1
0
0
1
0
X
1
X
X
1
2
0
1
0
0
X
X
0
1
X
3
0
1
1
1
X
X
1
X
1
4
1
0
0
X
0
0
X
1
X
5
1
0
1
X
1
0
X
X
1
模數計數器設計(5)
步驟5: 分別寫出A，B，C與J，K的卡諾圖，並化簡之
JA
BC
A 00
0
1 X
01
BC
11
10
A 00
0
1
1
X
X
X
JA = BC
BC
A 00
0 X
1
JB
01
11
10
1
X
X
X
X
A 00
0 1
1 1
JB = AC
KA
BC
01
11
10
X
X
X
1
X
X
KA = C
A 00
0 X
1 X
JC
BC
01
11
10
X
X
1
X
X
X
JC = 1
KC
KB
BC
01
11
X
1
X
X
KB = C
10
X
A 00
0 X
1 X
01
11
10
1
1
X
1
X
X
KB = 1
模數計數器設計(5)
步驟6:畫出電路圖
9-5.3 環形計數器 (Ring Counter)
環形計數器(Ring Counter)也是同步計
數器的一種。不管是何種環形計數器，
其電路的接法都是相同的，只是正反器
數量的多寡不同而已。例如模數3的環形
計數器需要３個正反器，模數4的環形計
數器需要4個正反器，模數5的環形計數
器需要5個正反器，模數6的環形計數器
需要6個正反器，……，以此類推，當然
模數N的環形計數器就需要N個正反器。
因此環形計數器為除以N (N為正反器的
環形計數器設計
目前狀態
下一狀態
A B C D A B C D
1 0 0 0 0 1 0 0
卡諾圖
0 1 0 0 0 0 1 0
特徵函數
0 0 1 0 0 0 0 1
0 0 0 1 1 0 0 0
DA
Q
A
Q
B
Q
CK
DB
DC
Q
C
Q
DD
Q
D
Q
Q
9-5.4 強生計數器 (Johnson Counter)
強生計數器(Johnson Counter)也是同
步計數器的一種。強生計數器又分為奇
數型強生計數器，與偶數型強生計數器
等兩種。每一種同為奇數型強生計數器，
其電路的接法都是相同的。當然，每一
種同為偶數型強生計數器，其電路的接
法也都是相同的。
模數2N的強生計數器，可使輸入時脈
訊號頻率除以2N。需N個正反器。
強生計數器設計(1)
強生計數器設計(2)
9-5.5 異步計數器（Asynchronous Counter）
異步計數器（Asynchronous Counter）
又稱為非同步計數器，在異步計數器電
路中，每一個正反器的時脈信號CK，都
接在前一個正反器的輸出端，組成正反
器一個推動一個的連接，有如水面上的
漣波起伏一個接著一個似的，因此有些
人也將它稱為漣波計數器。若將每一個
正反器的時脈信號CK端，均接在前一級
正反器的正相輸出端F上時，稱為上數異
步計數器。如圖所示為T型正反器組成的
上數異步計數器。如圖所示為JK正反器
計數時序圖
QA
QB
QC
第十二章
記 憶 體
本章提要
•
•
•
•
12-1
12-2
12-3
12-4
記憶體的分類
僅讀記憶體 (ROM)
隨機存取記憶體（RAM）
半導體記憶體的優缺點
12-1 記憶體的分類
記憶體分為主記憶體（Main Memory；
MM）與輔助記憶體（Auxiliary Memory；
AM）兩種。主記憶體有磁性物質記憶體
與半導體記憶體兩種。目前微電腦上所
使用的主記憶體，幾乎全是半導體記憶
體。在早期因半導體材料尚不夠普遍化，
因此以磁性物質製成的記憶體作為主記
憶體。而輔助記憶體仍然是以硬碟、光
碟、軟碟為主流。目前的半導體記憶體
都被做成IC的形狀、或記憶體模組片，
以及記憶卡的形狀出售。半導體記憶體
記憶體分類表
12-2 僅讀記憶體(ROM)
•
•
•
•
12-2.1
12-2.2
12-2.3
12-2.4
Mask ROM
PROM
EPROM
EEPROM
12-2.1 Mask ROM
Mask ROM稱為罩蓋式的僅讀記憶體，
所謂‘罩蓋’的意思就是，當程式一旦
被包入製造中的Mask ROM IC後，這些
程式就不能再改變了，有如物品被罩蓋
起來似的。Mask ROM也可以直接稱之
為ROM。 ROM為最簡單的一種記憶體，
它相當於一組暫存器，這組暫存器中的
每一個暫存器，均可以用來儲存一個位
元組的資料。
8×4位元Mask ROM
1
0
1
1
雙接合電晶體做成ROM記憶單元
12-2.2 PROM
因為Mask ROM無法讓使用者自行將
程式規劃燒寫進去，所以廠商又推出了
可以改善此一缺點的PROM。 PROM稱
為可規劃一次的僅讀記憶體，所謂‘可
規劃的’的意思就是，可以將程式自行
規劃燒寫進去的意思。同樣的，當這些
程式被燒寫進去之後就不能再改變了。
PROM (Programmable Read Only
Memory；簡稱為PROM)只能規劃燒寫
一次，所以已燒寫進去的資料不能再修
改，也不可以把它清除掉，故已燒寫過
二極體結構的PROM
電晶體結構的PROM
12-2.3 EPROM
因為PROM只能規劃燒寫一次，無法
重覆再使用，實在很浪費，所以廠商又
推出了可將程式自行規劃燒寫進去、且
又可多次使用的EPROM僅讀記憶體，稱
之為紫外光抹除可規劃多次的僅讀記憶
體 (Erasable Programmable Read Only
Memory；簡稱為EPROM) 。此種
EPROM是由MOS FET製成，可利用紫
外光照射一、二十分鐘來消除內部資料，
因此可讓使用者進行多次的消除再使用，
EPROM基本電路結構圖
12-2.4 EEPROM
由於EPROM在消除資料時，須關掉電
源並從電路板上拆下EPROM，而且需要
照射紫外光一、二十分鐘，較浪費時間。
基於以上的種種缺點，NEC公司認為頗
有生機，因此就開始著手改良，以
NMOS做成的雙閘極NMOS元件，與另
一增強型FET元件串聯起來製成新的記
憶元件，稱為電力抹除可規劃多次的僅
讀記憶體(Electrically Erasable
Programmable Read Only Memory；簡
12-3 隨機存取記憶體（RAM）
• 12-3.1 SRAM
• 12-3.2 DRAM
12-3.1 SRAM
SRAM (Static Random Access
Memory；SRAM) 稱為“靜態隨機存取
記憶體”。SRAM是用正反器所製成的，
可以用來儲存資料。由於正反器的組成
需要極多的MOS FET，因此使得SRAM
所需要的矽面積變得相當的大，故在相
同IC體積的情形下，將會限制了IC內晶
片的密度和容量。以SRAM的特性而言，
若要一直保存著資料，就必須一直接著
電源，所以消耗功率必定比DRAM高，
不過在速度上會比DRAM快很多，因此
1 bit SRAM內部邏輯電路圖
1
2
位址線An:高位時表示要對此顆SRAM動作
R/Ω控制線:R表讀取的動作(高態1)，Ω表寫入動作(低態0)
SRAM寫入動作
(一).寫入
• An=1，R/Ω = 0  及閘3的輸出為0
• An=1，R/Ω = 0  及閘1、２的輸出由D1與D1決定
(1). D1 = 0則S=1 ，R = 0，輸出為0，記憶體寫入0
(2). D1 = 1則S=0 ，R = 1，輸出為1，記憶體寫入1
(一).讀取
• An=1，R/Ω = 1  及閘3的輸出由RS正反器決定
• An=1，R/Ω = 1  及閘1、２的輸出均為0
R = 0 且S = 0 則RS正反器輸出維持原狀
1 bit SRAM符號標示圖
4×3 SRAM記憶體
12-3.2 DRAM
由於每一1 bit的SRAM至少要用6~8個
MOS FET，因此佔去了SRAM內大部分
的矽面積，使得記憶容量變小、體積變
大，所以不同結構的DRAM因應而生。
DRAM (Dynamic Random Access
Memory；DRAM) 稱為“動態隨機存取
記憶體”。DRAM的內部電路結構非常
簡單，只用一個MOS FET，與電路本身
自然形成極小極小的雜散電容（約0.05
PF）組成，雜散電容上的高、低電位分
DRAM內部基本結構圖
12-4 半導體記憶體的優缺點