Transcript Micro et nanotechnologie

INTRODUCTION
Micro-électronique CMOS
1
INTRODUCTION
 R. Geiger, P. Allen & N. Strader, “Design Techniques for
Analog and Digital Circuits”, Mc Graw Hill Ed., 1990
 K. Laker & W. Sansen, “Design of Analog Integrated Circuits
and Systems”, Mc Graw Hill Ed., 1994
 P. Gray & R. Meyer., “Analysis and Design of Analog Integrated
Circuits”, Third Edition, John Wiley & Sons Inc.,1993
 P. Allen & D. Holberg, “CMOS Analog Circuit Design”, Holt,
Ronehart & Winston Ed., 1987
 IEEE : Journal of Solid-State Circuit Conference (JSSC)
 http://public.itrs.net/Files/2001ITRS/Home.htm
Micro-électronique CMOS
2
INTRODUCTION
Micro-électronique CMOS
3
INTRODUCTION
Micro-électronique CMOS
4
INTRODUCTION
Répartition mondiale du marché des semi-conducteurs
100
80
33
31
30,5
60
23,4
20,7
20,5
40
20,6
22,6
22
20
23
25,6
27
Nord Amérique
Europe
Japon
Asie
0
Marché B$ :
1998
2000
2003
125
208
307
Micro-électronique CMOS
5
INTRODUCTION
Les grandes familles d’ASICs
ASIC
Full Custom
A la
demande
Semi Custom
A base
de cellules
standards
Circuits compilés
(mémoires)
Prédiffusés
Circuits
précaractérisés
Micro-électronique CMOS
Programmables
PAL
EPLD
PROM
FPGA
6
INTRODUCTION
ASIC : Application Specific Integrated Circuit
• Circuits plus performants
• Circuits plus compacts
• Consommation réduite
• Plus fiable
• Moins chers en grande série
• Circuits protégés de la copie
Micro-électronique CMOS
7
INTRODUCTION
Circuits « Full Custom » à la demande
•Circuits très performants
• Circuits très compacts
• Coût d’une modification très élevé
• Développement long (coût de développement)
• Les moins chers en très grande série
Micro-électronique CMOS
8
INTRODUCTION
Vocabulaire
• VLSI : Very Large Scale Integration
• ASIC : Application Specific Integrated Circuit
• FPGA : Field Programmable Gate Array
• CMOS : Complementary Metal Oxyde Semiconductor
• BiCMOS : Bipolar CMOS
• PCB : Printed Circuit Board
• Layout : Dessin des masques
• Layer : Couche technologique
Micro-électronique CMOS
9
EVOLUTION
ITRS : International Technology Roadmap for Semiconductor
20000
1000
18000
900
16000
800
14000
700
12000
600
10000
500
8000
400
6000
300
4000
200
2000
100
nombre de pads par chip
longueur totale des interconnexions par chip (m)
paramètre métrique (nm)
wire pitch (nm)
2014
2011
2008
2005
2002
1999
0
1997
0
puissance totale (W)
Micro-électronique CMOS
10
EVOLUTION
1995
Devices
Interconnects
0.5 µm
l
3 layers
2000
0.18 µm 2001
0.12 µm
7 layers
8 layers
500MHz
1200 MHz
Frequency
120MHz
Micro-électronique CMOS
11
EVOLUTION
Loi de Moore : Densité double tous les 18 mois
Bits
DRAM
10
GIGA
1
GIGA
100
MEG
10
MEG
1
MEG
100K
1G
4G
256
M
64M
16M
4M
1M
256K
83
86
89
92
95
98
01
Micro-électronique CMOS
04
Year
12
EVOLUTION
Channel
(µm) 2.0
80286
80386
1.0
Production
486
pentium
pentium II
0.3
0.2
Pentium IV
Research
0.1
0.05
0.03
83
86
89
92
95
98
Micro-électronique CMOS
01
04
Year
13
EVOLUTION
Bipolaire
Technologie
CMOS
1,00E+08
BiCMOS ?
1,00E+07
Faible intégration
PIII
PII
Densité des
composants
1,00E+06
Mémoires, CPU
80286
1,00E+05
SoC
8086
1,00E+04
4004
1,00E+03
1965
1975
1985
1995
2005
Mainframe
Applications
PC
Télécom
Micro-électronique CMOS
14
EVOLUTION
Un véhicule d’évolution : les DRAMs
Point mémoire :
1 transistor
1 capacité
BL
Caractéristiques :
densité élevée
performance moyenne
coût de fabrication très faible
câblage régulier
WL
redondance
fort volume, besoin constant et planifié (PC)
shrink annuel (productivité)
lithogravure agressive
Véhicule d’amélioration de la lithogravure
Véhicule d’apprentissage du rendement
Micro-électronique CMOS
15
EVOLUTION
Densité x4 par génération de DRAMs
1
X0,7 linéaire par génération
X2 en densité par génération
(3 ans par génération)
0,1
Innovation : x1,3
Taille chip : x1,5
Lithogravure : x2
1985
1987
1990
1993
1996
1999
Densité : x4
Micro-électronique CMOS
16
EVOLUTION
Innovations technologiques
Micro-électronique CMOS
17
EVOLUTION
Les évolutions de la lithogravure
Micro-électronique CMOS
18
EVOLUTION
PSM
Micro-électronique CMOS
19
EVOLUTION
OPC
Micro-électronique CMOS
20
EVOLUTION
Gravure de plus en plus sélective
 Pour ne pas perdre en gravure ce que l’on a gagné en photo
Gravure chimique
Gravure plasma
Micro-électronique CMOS
21
EVOLUTION
Rendement des circuits intégrés
Loi de Poisson
Y=Y0e-AD
D doit être inférieur
à 1 défaut/cm2
Des défauts de
plus en plus petits
et de plus en plus
nombreux !
Micro-électronique CMOS
22
EVOLUTION
Rendement des CI : le point de vue de l’ITRS (l<1OOnm)
• Développement de modèles de rendement, corrélés avec des mesures
en ligne
• Techniques d’inspection des tranches ayant une topographie élevée
• Spécification et structures de test permettant de détecter des traces
d’impuretés
• Analyse automatique et intelligente permettant une réaction rapide
sur les pertes en rendement
• Technique d’analyse de défaillance permettant la localisation des
défauts non visuels
http://public.itrs.net/Files/2001ITRS/Home.htm
Micro-électronique CMOS
23
EVOLUTION
Scaling des transistors
Micro-électronique CMOS
24
EVOLUTION
Scaling des transistors
La performance est définie par le contrôle de la dimension du canal : Leff
Courant de fuite dans la grille : remplacer SiO2 par un matériau plus épais : High K
DSM : Deep Sub Micronique
 Techno < 0.18 mm
 Fréquence élevée
 Circuits complexes
Micro-électronique CMOS
25
EVOLUTION
Délais
Interconnexions
Interconnexions
Transistors
l
1mm
0,12mm
Le délai intrinsèque d’un circuit dépend :
- du délai intrinsèque du transistor
- du retard (RC) apporté par la propagation du signal dans les fils
Micro-électronique CMOS
26
EVOLUTION
Techno Cuivre (IBM)
Cuivre est un meilleur compromis que
l’aluminium
• faible résistance (0,5 x Al)
• tenue aux fortes densités de courant
• dépôt à basse température
Diminution du délai RC de ligne
Micro-électronique CMOS
27
EVOLUTION
Diélectrique low K
Diminution de la constante
diélectrique e:
C=e S
e
Diminution du délai RC
de ligne
Micro-électronique CMOS
28
EVOLUTION
Silicium sur isolant
Elimination des capacités source-drain/substrat
Augmentation des performances
Micro-électronique CMOS
29
EVOLUTION
Circuits analogiques et mixtes
Micro-électronique CMOS
30
EVOLUTION
Circuits mixtes
Oscillateur 5 GHz en SiGe
T Bipolaire en SiGe
Nouveau besoin : communications, SoC : RF, BiCMOS
Mais aussi éléments passifs : Self (fort Q)
ET! Faible coût (grand public), haute performance, basse puissance (mobile)
Micro-électronique CMOS
31
EVOLUTION
MEMs - MOEMs
Micro-électronique CMOS
32
TECHNOLOGIE CMOS
Layout : Masques de fabrication
Insolation UV
Masque du NTUB
Résine photosensible
Wafer
Substrat P <100>
NTUB
Après développement
Micro-électronique CMOS
33
TECHNOLOGIE CMOS
Implantation ionique (As)
Résine photosensible
Wafer
Substrat P <100>
Puit N (Nwell)
Après nettoyage
N
Substrat P <100>
Micro-électronique CMOS
34
TECHNOLOGIE CMOS
Après dépôt de
nitrure de silicium +
résine photosensible
Résine photosensible
Si3N4
N
Substrat P <100>
NTUB
Après développement
et gravure du Si3N4
Micro-électronique CMOS
DIFFUSI
35
TECHNOLOGIE CMOS
Résine
Si3N4
N
Substrat P <100>
Après oxydation thermique
humide + Nettoyage
LOCOS
N
Oxyde de champ (Si3N4)
Micro-électronique CMOS
Substrat P <100>
36
TECHNOLOGIE CMOS
Masque de poly
Oxydation thermique sèche
(croissance de l’oxyde de grille)
Dépôt de poly silicium (sur
toute la surface du wafer)
Résine photosensible + Masque
de poly
Insolation UV
Résine photosensible
LOCOS
N
Poly
Oxyde de grille
NTUB
Après développement et gravure
Micro-électronique CMOS
Substrat P <100>
POLY
DIFFUSI
37
TECHNOLOGIE CMOS
LOCOS
N
Substrat P <100>
LOCOS
N
Oxyde de champ (SiO2)
Substrat P <100>
Micro-électronique CMOS
38
TECHNOLOGIE CMOS
Masque de Bore
Résine photosensible
LOCOS
Dopage des zones
de source et de drain
(Substrat)
N
Substrat P <100>
BORON
NTUB
POLY
DIFFUSI
Micro-électronique CMOS
39
TECHNOLOGIE CMOS
Implantation ionique au Bore
Résine
p+
p+
Auto alignement
des zones de
source et de drain
N
LOCOS
p+
Substrat P <100>
Dopage n+ (Arsenic)
Masque d’Arsenic
Résine photosensible
p+
p+
N
LOCOS
p+
Substrat P <100>
Après développement
Micro-électronique CMOS
40
TECHNOLOGIE CMOS
Implantation ionique Arsenic
Résine
p+
p+
n+
LOCOS
N
n+
n+
p+
Substrat P <100>
Après nettoyage et recuit de cristallisation
p+
p+
n+
LOCOS
N
n+
n+
p+
Substrat P <100>
DL
Diffusion latérale réduisant la longueur effective des transistors
Micro-électronique CMOS
41
TECHNOLOGIE CMOS
Dépôt d’oxyde et masque des contacts
Résine photosensible
SiO2 déposé
p+
p+
n+
LOCOS
N
n+
n+
p+
Substrat P <100>
CONTACT
NTUB
BORON
POLY
ARSENIC
Micro-électronique CMOS
DIFFUSI
42
TECHNOLOGIE CMOS
Après lithographie
et gravure du SiO2
Résine
SiO2 déposé
p+
p+
n+
LOCOS
N
n+
n+
p+
Substrat P <100>
Métal
SiO2 déposé
p+
p+
n+
LOCOS
N
n+
n+
p+
Nettoyage de le résine
et dépôt métal
Substrat P <100>
Micro-électronique CMOS
43
TECHNOLOGIE CMOS
Masque métal 1
Résine photosensible
SiO2 déposé
p+
p+
n+
LOCOS
N
n+
n+
p+
Substrat P <100>
CONTACT
NTUB
BORON
POLY
ARSENIC
Micro-électronique CMOS
DIFFUSI
44
TECHNOLOGIE CMOS
Après gravure
puis dépôt de Si02
SiO2 déposé
SiO2 déposé
p+
p+
n+
LOCOS
N
n+
n+
p+
Substrat P <100>
Les étapes de fabrication continuent ainsi jusqu’à déposition de toutes les couches
de métal et diélectrique.
Remarques :
1) Les technos digitales submicroniques actuelles (0.18mm, 0.13mm) contiennent
jusqu’à 5 à 6 niveaux de métallisation
Micro-électronique CMOS
45
TECHNOLOGIE CMOS
Remarques :
1) Les technos digitales submicroniques actuelles (0.18mm, 0.13mm)
contiennent jusqu’à 5 à 6 niveaux de métallisation
2) Les technos orientées circuits à signaux mixtes, analogique et digital,
contiennent en général deux niveaux de polysilicium pour la réalisation
de capacités. L’oxyde entre les deux polys est parfaitement contrôlé
(épaisseur et qualité) afin d’obtenir de bonnes capacités. On a souvent
la possibilité de masquer le ou les niveaux de poly afin d’obtenir des
couches haute résistivité pour la réalisation de résistances de grandes
valeurs.
Micro-électronique CMOS
46
TECHNOLOGIE CMOS
Règles de dessin (DRC) :
• Exemple :
4.1.3/E1NDF : Minimum NPLUS
extension of DIFF ……… 0.4 mm
4.1.4/S1DFIP : Minimum PPLUS
spacing to DIFF ………... 0.8 mm
4.1.5/S1DNWN : Minimum NDIFF
spacing to NTUB ………. 1.8 mm
……
Micro-électronique CMOS
47
TECHNOLOGIE CMOS
Eléments intégrables en technologie CMOS :
Résistances
Rcarré
Nwell
n+
p+
SiO2
Résistance «diffusée»
Nwell ou n+
 2 K
 25
 40
p-sub
R = 7 x Rcarré
Résistance en polysilicium
SiO2
poly
p-sub
Micro-électronique CMOS
48
TECHNOLOGIE CMOS
SiO2
poly
Résistance en polysilicium
p-sub
NB.: Peu sensible à
T (température) et DV
contrairement aux
résistances diffusées
DV
Contrôle de la valeur absolue d’une résistance difficile mais appairage «facile» :
Contrôle de la valeur absolue
Eviter les dimensions minimales
Eviter les courbures :
mauvais
Micro-électronique CMOS
meilleur
49
TECHNOLOGIE CMOS
Appairage
Même structure!
Même température
Même forme, même taille
Séparation minimale
Même orientation
Même voisinage
Dimensions non minimales
Micro-électronique CMOS
50
TECHNOLOGIE CMOS
Capacités
Capacité poly-diffusion
Capacité poly1-poly2
Oxyde de grille
poly
n+
SiO2
poly2
SiO2
poly1
Nwell
p-sub
p-sub
Seule capacité réalisable
avec techno CMOS digitale
Pb de résistance d’accès
(Nwell)
Très bonnes capacités
Valeur absolue mal contrôlée
mais bon appairage
Pas de poly2 dans les technos
digitales classiques
Micro-électronique CMOS
51
TECHNOLOGIE CMOS
Transistors MOS
Oxyde de grille
En forme de I
SiO2
n+
L
drain
grille
n+
LOCOS
p+
p-sub
bulk
contact
grille
source
W
TMOS le plus simple
bulk
source
drain
Utilisable jusqu’à L = 20mm
Micro-électronique CMOS
52
TECHNOLOGIE CMOS
Autres formes en fonction de la forme de la grille
C << CGS
drain
D
W
L
drain
S
TMOS interdigité
(pour W grand)
Attention aux
densités de courant
dans les pistes de
métallisation
TMOS en forme
de gaufre
CDB et CSB minimales
Densités de courant!
TMOS en serpentin
Transistor long (L grand)
mais compact
Int. pour R grande et
commandable
Micro-électronique CMOS
53
TECHNOLOGIE CMOS
Transistors bipolaires
p+
p+
Nwell
p-sub
Base
Bip vertical parasite
p+
Pour le bipolaire latérale, E,B
et C peuvent être connectés
à n’importe quel potentiel
Le collecteur du bipolaire
vertical doit toujours être
relié au potentiel du substrat
(potentiel le plus bas)
Emetteur
Collecteur
Le bipolaire vertical possède
généralement des
caractéristiques supérieures
au latéral!
Micro-électronique CMOS
54
TECHNOLOGIE CMOS VDSM
CMOS 90 nm
Micro-électronique CMOS
55
TECHNOLOGIE CMOS VDSM
Micro-électronique CMOS
56
TECHNOLOGIE CMOS VDSM
Micro-électronique CMOS
57
TECHNOLOGIE CMOS VDSM
Micro-électronique CMOS
58
TECHNOLOGIE CMOS VDSM
Micro-électronique CMOS
59
TECHNOLOGIE CMOS VDSM
Micro-électronique CMOS
60
TECHNOLOGIE CMOS VDSM
Micro-électronique CMOS
61
TECHNOLOGIE CMOS VDSM
Micro-électronique CMOS
62
TECHNOLOGIE CMOS VDSM
Micro-électronique CMOS
63
TECHNOLOGIE CMOS VDSM
Micro-électronique CMOS
64
TECHNOLOGIE III-V
 Transistor à effet de champ à hétérojonction Pseudomorphique
Micro-électronique CMOS
65
TECHNOLOGIE III-V
 PHEMT
AlGaAs
Métal
FB
GaInAs
DEC
GaAs
EC
FF
EF
DEV
Accumulation d’électrons
Couche séparatrice
Micro-électronique CMOS
66
TECHNOLOGIE III-V
 PHEMT : Pourquoi pseudomorphique?
Micro-électronique CMOS
67
TECHNOLOGIE III-V
 Mais aussi Optoélectronique
l=1,3 ou 1,5 mm
Rate : 2.5 Gb/s
Digital
circuit
BER : 10-18
interface VCSEL
PIN
Micro-électronique CMOS
interface
Digital
circuit
68
TECHNOLOGIE SOI
Potentialités du CMOS/SOI
• Confiné pendant très longtemps au domaine militaire et spatial
• Progrès récents sur la qualité des substrats
• Intérêt très fort pour certaines applications :
hautes performances (IBM processeur G4)
basse consommation (montre Seiko)
mixte de type SoC (RF + analogique + numérique)
• Avantages techniques
excellente isolation entre transistors
capacités parasites réduites
caractéristiques dynamiques des transistors supérieurs
meilleur compromis courant actif / courant de fuite
...
Micro-électronique CMOS
69
TECHNOLOGIE SOI
Historique du SOI
• Premiers substrats Si sur isolant ont
été du SOS (Silicon On Saphire)
de gros problèmes de rendement
et de défectivité
utilisation limitée aux applications
militaires et spatiales grâce à leur
tenue naturelle aux irradiations
• Actuellement de nouvelles
perspectives grâce au substrat SOI
Micro-électronique CMOS
70
TECHNOLOGIE SOI
Substrats SOI
Micro-électronique CMOS
71
TECHNOLOGIE SOI
Transistors sur substrat SOI
Micro-électronique CMOS
72
TECHNOLOGIE SOI
Transistors totalement déplétés
Micro-électronique CMOS
73
TECHNOLOGIE SOI
Transistors partiellement déplétés
Micro-électronique CMOS
74
TECHNOLOGIE SOI
Transistors partiellement déplétés
Micro-électronique CMOS
75
TECHNOLOGIE SOI
Composants de base
Micro-électronique CMOS
76
ET ENSUITE?
Micro et nanotechnologie
 Exemple :Microswitch RF
 Self High Q
Micro-électronique CMOS
77
ET ENSUITE?
Micro-électronique CMOS
78
ET ENSUITE?
Micro-électronique CMOS
79
ET ENSUITE?
Micro-électronique CMOS
80
ET ENSUITE?
Micro-électronique CMOS
81
ET ENSUITE?
Micro-électronique CMOS
82
ET ENSUITE?
Micro-électronique CMOS
83
ET ENSUITE?
Micro-électronique CMOS
84
ET ENSUITE?
Micro-électronique CMOS
85
ET ENSUITE?
Micro-électronique CMOS
86
CAO Microélectronique
But de la CAO Micro-électronique
•
Résoudre les problèmes liés à la complexité
• Améliorer la qualité
• Réduire les durées et les frais de prototypage
• Accélérer le « time to market »
• Eviter les erreurs
• Echanger les données entre les différents services
• Réutilisation des éléments d’études (bibliothèques) : IP
Il faut un système global
Micro-électronique CMOS
87
CAO MICRO-ELECTRONIQUE
Méthodes de conception
• Conception Top Down
 40 % Réflexion
 1 % Description
 40 % Simulation
 10 % Réalisation
 9 % Tests
• Conception Bottom Up
 10 % Réflexion
 1 % Description
 0 % Simulation
 20 % Réalisation
 68 % Tests
• Circuits de plus en plus complexes
 Hiérarchisation
 Ecriture de modèles
 Comportementale
 Technologie!
Micro-électronique CMOS
88
CAO MICRO-ELECTRONIQUE
Environnement
Software design
Reliability
design
Electrical design
IC & ASIC design
Interface d ’utilisation commune
Librairies communes
Technologies paramétrables
Données échangeables
Mechanical design
PCB design
Technical documentation
La conception d’ASICs devient réalité
pour les PMEs et PMIs
Micro-électronique CMOS
89
CAO MICRO-ELECTRONIQUE
Outils
• Différents outils
• Logiciels (framework)
 Cadence
 Synopsys
 Mentor Graphics
• Design Kit (fondeurs)
 AMS
 ST
 ATMEL
 TI
 ...
 Description
 Simulation
 Synthèse
 Dessin des masques
 Placement-Routage
 Extraction-Vérification
• Technologie
 CMOS
 BiCMOS
 SiGe
 AsGa, InP, ...
Micro-électronique CMOS
90
CAO MICRO-ELECTRONIQUE
Outils de conception
• Outils de description
 Saisie de schéma
 Vues hiérarchiques
 Vues vectorisées
 Langage de haut niveau
 VHDL
 Verilog
 VHDL-AMS
• Outils de vérification
 DRC
 LVS
 Post Layout
• Outils de simulation
 Analogique
 Spice
 Spectre
 Eldo
 Numérique (Event driven)
 VHDL
 Verilog
 Mixte
 AMS
 Spécifique
 Spectre RF
 ADS
 PDS
 ...
Micro-électronique CMOS
91
CAO MICRO-ELECTRONIQUE
Outils de conception
Conception : Passer à
un niveau d’abstraction
inférieur
En vérifiant que les
performances soient
maintenues
Fonction : Spécifications
RTL : Register Transfer Level
(VHDL, Verilog)
Synthèse
Gate Level
Bibliothèque
Transistor
Placement-Routage
Layout
Extraction des parasites
Post Layout
Micro-électronique CMOS
OK
92
CAO MICRO-ELECTRONIQUE
Re-Use (IP)
Nouveaux outils
Fonction
Logic
E/S
Hard
RAM
RTL
CPU
ROM
WLM
 Découpage en sous-blocs
 Floor planning
 Re-Use
 IP
Netlist
Layout
Soft
Wire Load Model :
• Taille du circuit
 Longueur des
interconnexions
• Nombre de portes
 charge moyenne
des portes
Post Layout
OK
Micro-électronique CMOS
93
CAO MICRO-ELECTRONIQUE
Conception analogique et mixte
Exemple typique de circuit mixte!
Partie
analogique
Problèmes rencontrés :
• Coût et durée de développement
• Probabilité de reprises élevée
• Testabilité
Analog
Partie numérique
Analog
Digital
Digital
Surface
Micro-électronique CMOS
Effort
94
CAO MICRO-ELECTRONIQUE
Outils actuels de CAO mixtes (partie analogique)
• Description et simulation comportementale
 VHDL-AMS : Extension «Mixed Signal Design» de VHDL
• Circuits à capacités commutées
 Simulateurs spécifiques à temps discret
 Synthèse de filtres
• Simulation électrique
 Spice avec améliorations (algorithmique, intégration framework,
simulation mixte)
 Modèles MOS en cours de standardisation (BSIM V3.3, …)
 Problèmes restants : bruit, dispersions, temps CPU
• Dessin et placement routage
 Générateurs de transistors, extraction de parasites, routage avec
contraintes
Micro-électronique CMOS
95
CAO MICRO-ELECTRONIQUE
Support de la méthodologie «Top-Down»
Fonctionnalités recherchées
Spécifications
Exemples
Système
Interface ligne
téléphonique
Fonctions
CAN, Filtre
 Validation avant réalisation des
spécifications (simulation)
Blocs
A.Op., Intégrateur
Comparateur
 Assistants pour la conception à
chaque niveau d’abstraction
Transistors
 Génération automatique de modèles
pour le niveau d’abstraction sup.
Layout
Spécifications
 Estimation à priori des coûts et perf.
(faisabilité des spécifications)
 Validation globale du système
Modèle
 Réutilisation d’expertise de conception
existante
Micro-électronique CMOS
96
CAO MICRO-ELECTRONIQUE
Méthodes de synthèse
Spécifications
Basé sur connaissance
Exploration exhaustive
Dérivation
du modèle
Choix de topologie
Bibliothèque
de topologies
Dimensionnement
Procédure explicite
Basé sur des règles
Optimisation
Modèle
analytique
Simulation
Définition de
la procédure
Synthèse Layout
Micro-électronique CMOS
97
CAO MICRO-ELECTRONIQUE
Tendances actuelles
• Développement d’outils de productivité pour concepteurs expérimentés
 assistants pour le layout
 meilleure intégration de différents niveaux de représentation
 outils spécifiques pour certaines fonctions (filtres, CAN, CNA, …)
• Amélioration des simulateurs
 intégration de points
 nouveaux modèles pour technologies fortement submicroniques
•Adaptation des outils aux nouvelles exigences
 basse tension & faible consommation
 montée en fréquence
• Portabilité (IP-ReUse)
Micro-électronique CMOS
98
CAO MICRO-ELECTRONIQUE
Micro-électronique CMOS
99
MODELE SPICE DES TRANSISTORS MOS
Structure géométrique d’un NMOS
bulk
source
oxyde
p+
oxyde de grille
n+
n+
p-substrat
métal
drain
grille
Symbole et polarisation
silicium
cristallin
L
canal
W
D
B
G
VG
Micro-électronique CMOS
S
VD
VB
VS
100
MODELE SPICE DES TRANSISTORS MOS
CGD
Mn
Mp
D
IDS
G
CGS+CGB
Modèle CAO larges signaux
avec VBS = 0
CBD
S
• Transistor OFF : VGS < VTHn
• Transistor ON en régime saturé :
W
1
2
I DS  KPn n VGS  VTHn  1  lnVDS 
2
Ln
 NMOS
VGS  VTHn et VDS  VDSsat  VGS  VTHn

 PMOS
VGS  VTHp et VDS  VDSsat  VGS VTHp
 I DS   KPp
Micro-électronique CMOS
1
2
Wp
Lp
V
GS
 VTHp  1  l pVDS 
2
101
MODELE SPICE DES TRANSISTORS MOS
• Capacités en régime saturé
CGB  CGBO L
2
COX WL  CGSOW
3
 CGDO W
CGS 
CGD
C BD 
C j AD
C jsw PD

V
V
m
m
(1  DB ) j (1  DB ) jsw
Fj
Fj
• Modèle CAO petits signaux avec VBS = 0
On se place autour d’un point de polarisation défini par IDS0 (VGS0, VDS0) et on
regarde les variations ids du courant global iDS=IDSO+ids pour des variations de
vgs et vds des tensions globales vDS= VDSO+vds et vGS= VGSO+vgs
Micro-électronique CMOS
102
MODELE SPICE DES TRANSISTORS MOS
CGD
Mn
Mp
D
gmvgs
G
CGS+CGB
gds
CBD
S
vgs
gm 
W
2 I DS 0
I DS
VGS 0 , I DS 0   2 KPn / p n / p I DS 0 
VGS
Ln / p
VGS 0  VTH
g ds 
W
VDS
I DS 0 ,VDS 0   1 KPn / pln / p n / p VGS 0  VTH 2  ln / p I DS 0
I DS
2
Ln / p
Micro-électronique CMOS
103
MODELE SPICE DES TRANSISTORS MOS
• Paramètres SPICE de la technologie utilisée
Paramètres
KP
l
VTH
Cj
Cjsw
mj
mjsw
Fj
NMOS
175 mA/V2
(VEnLn)-1 avec VEn= 22V/mm
0.47 V
0.93 fF/mm2
0.28 fF/mm
0.31 usi
0.19 usi
0.69 V
PMOS
58 mA/V2
(VEpLp)-1 avec VEp= 31V/mm
-0.60 V
1.42 fF/mm2
0.38 fF/mm
0.55 usi
0.39 usi
1.02 V
CGB0 = 0.11 fF/mm CGS0 = 0.13 fF/mm CGD0 = 0.13 fF/mm Cox = 4.6 fF/mm2
Lmin = 0.35 mm et Wmin = 0.5 mm - Toute dimension doit être un multiple de 0.025 mm
Micro-électronique CMOS
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