Transcript DRC LVS 后仿真 - 浙江大学信息与电子工程学系

集成电路课程设计
DRC LVS Verification & Post-simulation
微电子与光电子研究所
2013-11-26
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主要内容
1、概述
2、DRC、LVS、后仿真介绍
3、验证工具介绍
4、DIVA 使用方法和规则文件简介
5、Calibre 使用方法和规则文件简介
6、实例分析
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1、概述
芯片设计流程
schematic
layout
Pre-sim
DRC
LVS
Post-sim
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1、概述



版图绘制要根据一定的设计规则来进行，也就是说一
定要通过DRC（Design Rule Check）检查。
编辑好的版图通过了设计规则的检查后，有可能还有
错误，这些错误不是由于违反了设计规则，而是可能
与实际线路图不一致造成。版图中少连了一根连线这
样的小毛病对整个芯片来说都是致命的，所以编辑好
的版图还要通过LVS（Layout Versus Schematic）
验证。
编辑好的版图通过寄生参数提取程序来提取出电路的
寄生参数，电路仿真程序可以调用这个数据来进行后
仿真。
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2、Design Rule Check
版图中的图形
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实际实现的图形
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2、Design Rule Check
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2、Design Rule Check
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MOSFET中的设计规则
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Layout Versus Schematic


编辑好的版图通过了设计规则的检查后，有可
能还有错误，这些错误不是由于违反了设计规
则，而是可能与实际线路图不一致造成。
实际上就是从版图中提取出电路的网表来，再
与线路图的网表比较。
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后仿真 Post-simulation

提取版图中的寄生参数并将其代入电路
中进行仿真。这就是我们所说的后仿真。
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3、验证工具
Assura Diva Dracula
Hercules
Calibre
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4、Diva工具介绍
4.1、Diva简介
4.2、DRC文件编写规则
4.3、EXT文件编写规则
4.4、LVS文件编写规则
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4.1 Diva简介
DIVA是Cadence软件中的验证工具集，用它可以处
理物理版图和准备好的电气数据，从而进行版图和线
图的对比。DIVA工具集包括以下部分：

设计规则检查（iDRC）

版图参数提取（iLPE）

寄生参数提取（iPRE）

电气规则检查（iERC）

版图与线路图比较程序（iLVS）
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4.1 Diva简介



Diva的各个组件之间是互相联系的，有时候一个组件
的执行要依赖另一个组件先执行。例如：要执行LVS
就先要执行DRC等。
要运行Diva前，还要准备好规则验证的文件。可以把
这个文件放在任何目录下。
这些文件有各自的默认名称，如：做DRC时的文件应
以divaDRC.rul命名，版图提取文件以divaEXT.rul命名。
做LVS时规则文件应以divaLVS.rul命名。
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4.2 DRC文件编写规则
1、首先，需要先制定版图设计规则
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4.2 DRC文件编写规则
2、编写相应的DRC 规则检查文件
一个完整的DRC规则文件通常包括：

层次处理命令（用于生成规则文件中所要应用到的层
次，可以是原始层或是衍生层）

规则检查及错误输出

必要的注释
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4.2 DRC文件编写规则
（1）层次处理命令介绍
 逻辑命令
GeomAnd
GeomOr

关系命令
GeomInside
GeomStraddle
GeomCoincident

尺寸命令
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GeomSize
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逻辑命令－GeomAnd


输出两个不同层次或边界间的交叠部分，一般需
要两个输入层。
ngate=geomAnd(ndiff poly)
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逻辑命令－GeomOr


输出所有的输入层，这些层次（边界）将会被合
并成为一个新层次。
nwell=geomOr(“nwell DNW")
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关系命令－GeomInside


选择完全处在第二输入层中的第一输入层，两
层可以内切。
ptap = geomInside (pdiff pw)
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关系命令－GeomStraddle


选择的输入层只是部分被第二输入层所覆盖。
codepoly1 = geomStraddle(poly1 romcode)
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关系命令－GeomCoincident


选择与第二输入层相内切的层次。
gatew=geomGetEdge(gate coincident GT)
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尺寸命令－geomSize


按输入的数值扩张或收缩输入层。其中正值表示
扩张，负值表示收缩。
pads=geomSize (pad 5.0)
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4.2 DRC文件编写规则
（2）规则检查

在设计规则检查中，主要的语句就是drc( ),
[outlayer]=drc(inlayer1 [inlayer2] function)

outlayer 表示输出层，如果定义给出输出层，则通过drc
检查的出错图形就可以保存在该输出层中。

inlayer1 和inlayer2 代表要处理的版图层次。有些规则规
定的是只对单一层次的要求。比如接触孔的宽度，那么可
以只有inlayer1。而有些规则定义的是两个层次之间的关
系，比如接触孔和铝线的距离，那么要注明两个层次。
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4.2 DRC文件编写规则
（2）规则检查


[outlayer]=drc(inlayer1 [inlayer2] function)
Function 中定义实际检查的规则，关键字有sep（不同图
形之间的间距），width（图形的宽度），enc（露头），
ovlp（过覆盖），area（图形面积），notch（凹槽的宽度）
例：drc(nwellwidth < 4.8u “Minimum nwell width = 4.8u”)。
在此例中，没有outlayer 的定义，所以发现的错误都直接
显示在nwell 层上。
（3）必要的注释
注释符：/* …… */
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4.3 EXT文件编写规则
通过DRC的版图还需要进行LVS也就是版图和
线路图比较。实际上就是从版图中提取出电路的
网表来，再与线路图的网表比较。第一步就是描
述提取的规则，也就是写diva的extract文件。
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extract文件编写方法：
(1) 定义层次（定义各掩膜版层次信息以及识别层）
(2) 定义层次间的连接关系（ 使用 geomConnect 语句将版图间的不
同层次连接起来）
(3) 器件的提取（使用extractDevice 语句）
(4) 器件尺寸测量（使用measureParameter 语句）
(5)使用 saveInterconnect 这个命令把连接的层次写到提取出来的网
表中，以便在做LVS时，可以与线路图中的网表相对比。
(6) saveRecogniton， 将提取产生的可以识别的图形保存下来。
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geomConnect 语句
一个extract 文件只能有一个geomConnect 语句，例如：
geomConnect (
via (contact psd nsd poly metal1 )
via (via metal1 metal2)
)
以上语句表示：在有contact 的地方，psd nsd poly metal1
是相互连接的。在有via 的地方metal1 和metal2 相连。
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ExtractDevice 语句
extractDevice ( reclayer termlayer model physical )


reclayer 是识别层，它应该是后来通过逻辑关系生成的提取层，
这个层上的每一个图形都会被当作是一个元器件。
termlayer 是端口层，它表示的是元器件的端口。一定要是可以
连接的层次。具体的端口定义因元器件而异。

model 指的是元器件的类型，与端口要对应。例如：

ExtractDevice ( pgate (GT “G”) (psd “S” “D”) (NT “B”) “pfet ivpcell”)

ExtractDevice ( ngate (GT “G”) (nsd “S” “D”) (NT “B”) “nfet ivpecll”)
分别提取出pmos 管和nmos 管。

extractDevice( vnpn npn_e("E") npn_b("B") npn_c("C") "npn
symbol analogLib" )
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measureParameter语句
Wn=measureParameter (length (ngate butting nsd) 0.5)

这一句测量的是nmos 的沟道宽度，注意后面的0.5 必须加
上，否则测出的将是两倍的沟道宽度。
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saveInterconnect语句
saveInterconnect( nsd psd poly contact metal1 )

使用 saveInterconnect 这个命令把连接的层次写到提取出来
的网表中，以便在做LVS时，可以与线路图中的网表相对比
。
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saveRecogniton语句
这个命令将提取产生的可以识别的图形保存下来。
通常和extractDevice语句中的识别层一致。

saveRecognition( ngate “ngate”)

saveRecognition( pgate “pgate”)
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4.4 LVS文件编写规则
LVS文件中的逻辑结构相对比较简单。只需进
行网表比较，参数比较，以及把一些“并联或串
联元器件归并等即可。所以这一部分文件不会因
为工艺层次不同而有很大不同，可以根据范本做
少许改动。
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版图提取说明

为了进行版图提取，还要给版图文件标上端口。
在LSW窗口中， 选中metal1(pn)层，然后在
Virtuoso环境菜单中选择Create-Pin，这时会
出来一个窗口。
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版图提取说明

填上端口的名称（Terminal Names 和Schematic中的
名字一样）、模式（Mode，一般选rectangle）、输入
输出类型（I/O Type）等。至于Create Label属于可选
择项，选上后，端口的名称可以在版图中显示。
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版图提取说明



版图的准备工作完成后，线路图的准备工作需要
注意的地方：
线路图的端口名称要与版图中的端口名称一致；
在线路编辑完成后要进行检查，可以直接单击左
边第一个快捷键，也可以选择菜单Check-Current Cellview。
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4.5、实例介绍
1、欠压保护电路
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2、运行Diva
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3、运行DRC
Checking Method
指的是要检查的版图的类型。
Flat 表示检查版图中所有的图形，
对子版图块不检查。
Hierarchical利用层次之间的结构
关系和模式识别优化，检查电路
中每个单元块内部是否正确。
hier w/o optimization 利用层次
之间的结构关系而不用模式识别优
化，来检查电路中每个单元块。
默认选择Flat模式。
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Checking Limit
可以选择检查哪一部分的版图。
Full 表示查整个版图。
Incremental 查自从上一次
DRC检查以来，改变的版图。
by area
是指在指定区域进行DRC检查。
默认选择Full模式。
Rules File 指明DRC规则文件
的位置。
Rules Library
这里选定规则文件在哪个库里。
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DRC运行结果
逐条执行
DRC检查
运行结果总结：
0 error
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4、运行EXT
指定EXT规则文件
的位置。
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EXT运行结论
从版图中提取出9个
nmos
从版图中提取出9
个pmos
从版图中提取出
47个res
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从版图中提取出来的电路连线图
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5、运行LVS
选择要比较的电路图
选择要比较的网表
指定LVS规则文件
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LVS对比结果
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后仿真



在电路的版图当中，由于工艺上的或是其他的
一些不可避免的因素的影响，会产生一些寄生
的元件。比如说，寄生电容、寄生电阻等等。
而这些寄生元件又往往会对我们的电路特性带
来负面的影响，所以我们必须充分考虑，并且
定量仿真其带来的影响。
在一块芯片的版图完成之后，我们所要进行的
很重要的一步工作就是提取版图中的寄生参数
并将其代入电路中进行仿真。这就是我们所说
的后仿真。只有经过后仿真的版图才是最接近
实际情况的器件版图。
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寄生参数提取


同LVS中提取版图一样，在后仿真前也要进行
版图提取。不同的是，在这里的版图提取中，
还要包含寄生器件（寄生电阻和寄生电容等）。
我们同样需要一个版图提取文件，而提取的方
法与LVS时相同。
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Diva寄生元器件提取语句介绍

measureResistance语句

measureParasitic语句

saveParasitic语句
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measureResistance语句介绍



measureResistance语句从互连层中提取电
阻-电容网络。
measureResistance语句处理的层次必须在
geomConnect语句中被定义为连接层，而且，
必须在geomConnect语句之前使用该语句。
res_metal1=measureResistance(metal1 "res
ivpcell EXTcsmc" 0.05 "r " (ignore<= 0.1)
(save "A1" fracture) (distribute 20) )
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measureParasitic语句介绍



这个函数通过测量层次或层次之间的关
系来获得寄生参数。
cap=measureParasitic( area ( poly
over metal ) 0.03 two_net )
表示通过计算poly和metal这两层之间
重叠的面积，再乘一个系数，得到的是
一个两端的器件。
2015/4/13
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saveParasitic语句介绍



将测量值作为寄生器件保存到extracted
view中，在view中相应位置会产生相应
器件，而这些测量值将作为属性保存。
saveParasitic(c_p "PLUS" "MINUS"
"c" "cap ivpcell EXTcsmc")
这一条语句表示把c_p这个值存成cap模型，
数据存在c参数中，表示寄生的电容值。
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后仿真过程


寄生参数提取后，将这些参数加入到原
来的线路中，重新进行各种性能的仿真，
得到的仿真结果与实际流片的结果更为
接近。
后仿真中，只要将仿真环境中的仿真参
数，改为含有寄生参数的线路文件参数
即可。
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Calibre 验证工具
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介绍


Mentor Graphics 的Calibre 是深亚微
米物理验证的工业标准。
Calibre具有先进的分层次处理功能，是
唯一能在提高验证速率的同时，可最佳
化重复设计层次化的实体验证工具。
2015/4/13
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Calibre规则文件

主要分为五个部分：
系统设置
 层次定义
 层次处理
 检查程序
 输出描述
具体可以参考：


Standard Verification Rule Format(SVRF)
2015/4/13
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Running Calibre





我们已经将calibre链接进cadence环境中
DRC ----Design Rules Check
LVS ----Layout vs. Schematic
PEX ----Parasitic Extraction using
Xcalibre
RVE ----Results Viewing Environment
2015/4/13
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Design Rules Check




检查版图设计与工艺规则的一致性。
基本设计规则包括各层的宽度、间距及
不同层次之间的间距、包含关系等。
Design rule的规定是基于工艺的变化而
变化的。
在特殊的设计需求下，Design rule允许
部分的弹性。但是设计人员需掌握违背
了rule对电路的影响。
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Process Flow for Calibre DRC
2015/4/13
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Tips for using Calibre


Common to DRC/LVS/PEX
保存runset file 后可以自动添加设置，方便下
次操作
2015/4/13
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Tips for using Calibre


Common to DRC/LVS/PEX
Set separate run directory for every
DRC/LVS/PEX ，avoid mistake due to multiple
running
2015/4/13
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Running Calibre DRC (1)
2015/4/13
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Using Calibre DRC (2)



输入Calibre DRC的rule
files
输入run Calibre DRC的文
件夹
输入layout file，或导入
layout view使其自动生
成。
2015/4/13
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Using Calibre DRC (3)



2015/4/13
指定DRC Result
的文件名和格式
run完DRC后立即
开启RVE窗口
指定DRC Report
的文件名，可选择
每run一次DRC覆
盖原先的report
文件
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Using Calibre DRC (4)
点击setup->select checks



2015/4/13
给出rule file中所有
的rule，可以选择某
些rule不做check
由rule file定义的
groups可选择某些
group不做check
下方显示rule的解释
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Using Calibre DRC (5)

Run control ，可选择是否在本地服务器
上跑，一般选择默认值
2015/4/13
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66 /114
Using Calibre DRC (6)
2015/4/13
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67 /114
Calibre RVE



2015/4/13
显示DRC找到的
所有违反DRC
rule的error
Click坐标，可立
刻在layout view
中显示出error的
边界
违反rule的解释
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Calibre DRC Report & Debug

将error更正后，重新run DRC，直到没有
Error为止。也可以看summary report中，
rule check result statistics栏有没有违反的
rule。
2015/4/13
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69 /114
Tips:Nwell & P-sub


注意Nwell打孔接电源，衬底也需要打孔接地
电源和地需要打标签，用标签层
2015/4/13
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Tips:Antenna Problems


2015/4/13
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跳线法（可以向
上或者向下跳）
加入保护二极管
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其他TD文件

Design for manufacturability(DFM)



可制造型设计
可将其视为一种加强的DRC
Antenna Ratio Effect Generic
Prevention


防止天线效应设计
可将其视为一种和density有关的DRC
2015/4/13
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Layout Versus Schematic
2015/4/13
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Layout VS Schematic Check





检查版图与电路设计的一致性
执行LVS前应先完成DRC
Tape-out之前LVS结果应该是Error-free
LVS的正确性依赖于TEXTlabel的正确对应
更正LVS的错误需要有信心
2015/4/13
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Process Flow for Calibre LVS
2015/4/13
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Using Calibre LVS (1)
2015/4/13
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Using Calibre LVS (2)




输入Calibre LVS的rule
files
输入run Calibre LVS的
文件夹
可指定run Hierarchical或
Flat模式，layout与source的
形式可以为layout vs. netlist
输入layout file，或导入
layout view使其自动生成。
2015/4/13
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Using Calibre LVS (3)

输入Source file格式，可谓netlist或从
Schematic viewer import，通常自动生成，
注意model name的一致性，
2015/4/13
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Using Calibre LVS (4)



指定LVS Result的文件
名
run完DRC后立即检视
report
建立SVDB database并
在run完LVS后开启RVE
来检视error
2015/4/13
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Using Calibre LVS (5)
2015/4/13
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Runing Calibre LVS (1)

设置好之后点击Run LVS ，按上面介绍的步骤则
会出现错误，需要返回 Layout或者Schematic修
改。例如：连线、端口、器件参数等
2015/4/13
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Calibre LVS Report (2)


2015/4/13
LVS report开始会记
录使用layout netlist，
sourcenetlist，rule
file，run directory
与calibre的版本。
若有error会在report
开头有个X符号，否则
为笑脸
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Calibre LVS Report (3)


layout的net比source的多，说明layout中
有一处开路
layout的net比source的少，说明layout中
有一处短路
2015/4/13
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Calibre LVS Report (4)


一般错误都可以在RVE window 被找到修改
有时候一个错误会导致许多错误，所以需要信心。
2015/4/13
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84 /114
Calibre LVS Report (5)

修正error后，重新run LVS，在report上出现笑脸符号代
表LVS check完全正确，RVE也将显示Design Match
2015/4/13
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IO的设置







内部和外部电源/地应独立开来；
模拟电源/地应与数字电源/地独立；
注意IO上的电流密度；
电源和地之间应采用电容退耦；
采用带有ESD保护的IO；
时钟信号线周围最好是DC；
电源/地、高速信号、高驱动的IO的键合线尽
量短；
2015/4/13
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IO PAD的使用


用户的cell name不能和IO cell的name相同
用户必须依IO PAD的使用手册，从pad
library自行选择所需的pad cell，并在pad之
间填充filler，有时候还会填充Dummy
power/ground cell ,提高ESD能力。
2015/4/13
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Include IO PADs----LVS(1)
两种方式：
 直接在symbol视窗
下制作，完成后生
成相应schematic
 先在schematic下
添加正确的pins，
完成后生成相应的
symbol
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Include IO PADs----LVS(2)



在schematic中添
加需要的IO的
symbol
注意给PAD供电的
电源地及它们的
port name
不要忘记数字部分
与模拟部分中间的
隔离PDIODEX的
symbol（根据不
同工艺以及IO手册）
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Include IO PADs----LVS(3)

Run LVS时出现许多错误，这是因为symbol只带有输入、输出
的关系，内部netlist为空，因此需添加IO的netlist
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Include IO PADs----LVS(4)



将IO的.sp文件中相
应的IO PAD的
netlist复制到LVS时
生成的source的
netlist中
再次run LVS
逐条检查这些出错信
息，发现均为IO内部
出错，而IO为
Foundry提供，一般
不推荐用户进行改动
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Process Flow for Calibre PEX
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Type of Parasitics

Capacitance


Resistance


两导体间存在电荷
会限制流过电流的导体
Inductance

电流流经导体时产生的磁场效应
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Running Calibre PEX (1)
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Using Calibre PEX (2)



输入Calibre PEX的rule
files
输入run Calibre PEX
的文件夹
输入layout file，
或导入layout
view使其自动生
成。
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Using Calibre PEX (3)



提取类型选择晶体管级、寄生电阻、电容、耦合电容、电
感、互感
netlist选择生成格式为spectre，name从layout来
完成PEX后自动打开netlist file
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Using Calibre PEX (4)


生成三个文件，其中***.netlist是主文件，
包含版图本身的元件，在主文件中有两个
include语句，将两个寄生参数文件包含进来
若采用spectre仿真器，需将三个文件都加
上.scs的后缀（在主文件的include中也要做
相应的修改）
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Using Calibre PEX (5)
*.netlist文件的修改
 文件开头添加：
library ***
section tt
 在文件的结尾处，需要添加：
endsection tt
endlibrary ***

***可以是任意字符，注意前后一致即可
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Symbol视图的生成
Choose the location of symbol pins
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Spectre视图的生成



打开修改后的symbol视
图，Design->Save
as…
View Name修改为
spectre
post simulation时调用
这个spectre，在model
库中添加提取出来
的.netlist.scs file
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CDF参数


The Component Description Format
(CDF)
描述各个组件和组件库的参数和属性参数。
CDF允许您创建和描述自己的组件。
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修改spectre的CDF参数
Every time you
create a new symbol,
its CDF parameters
will be auto-created.
So deleting the old
CDF is advised before
filling the new
重启后需重新设置
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修改spectre的CDF参数
在Component Parameters中选择Add，在弹出的对话框中，name项
填写Model，prompt项填写Model Name，点击OK保存。
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修改spectre的CDF参数
此时CDF参数中出现model项，打开Calibre PEX生成的netlist.scs文件，
model项填写当前cell的名称。在下方的Simulation Info中的spectre
栏填写端口名称，特别注意，内容和顺序必须和*.netlist文件中的完全
一致！ 2015/4/13
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Schematic for Post-sim
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Simulation setup for Post-sim
Remember to fill in the section(process corner)
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后仿步骤
1 导入后仿规则文件进行后仿真。
2 OUTPUTS选项中的FORMAT改为SPECTRE，
USE NAMES FROM选择layout。
3 Calibre会生成三个文件，其中.netlist是主文
件，用spectre仿真时，要把这三个文件都加
上.scs的后缀。
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后仿步骤
4 在主文件的include中也要做相应的修改。此
外，我们需要在主文件中定义library和
section，即在include语句之前加入library
mm 和section tt，在ends语句后面加入
endsection tt和endlibrary mm，使得这个
主文件符合model调用的格式。
5由于仿真时没有视图，所以需要建立一个具有
spectre属性的视图，用于在后仿真是代替前
仿真的symbol。
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后仿步骤
6 修改symbol(spectre)的CDF参数，建立
symbol(spectre)与calibre生成文件的联系。
进入Edit CDF Parameter界面，name项填入
model，prompt项填入Model Name，
defValue填入与ico_e（原理图名称）,然后在主
界面spectre项中填入与calibre生成文件一致的
管脚顺序图。注意管脚都要大写。
7 在仿真model中调用这个主文件即可。
演示
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作业
画好版图，通过DRC以及LVS，有前仿后仿结果，前仿频率为30.78K
后仿结果比前仿结果低。
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IC layout布局经验总结
1 查看网格GRID设置是否正确
2 Cell名称不能以数字开头，容易出错
3 布局前考虑好出PIN的方向和位置
4 布局前需要分析电路，完成同一功能的MOS管画在
一起，一个图中栅的走向尽量一致，不要有横有竖
5 不同电位的n井间隔需要足够大，以防不能通过DRC
6 更改cell时查看路径，一定要在正确的library下更
改，以防copy过来的cell是在其他的library下，被
改错。
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IC layout布局经验总结
7 Contact面积允许的情况下，能打越多越好。
8 一般在拿到原理图之后，对布局有大概的规划，
先画DEVICE，(DIVECE之间不必用最小间距，
根据经验考虑连线空间留出空隙)再连线。
9 接出去的线拉到cell边缘，布局时记得留出走线
空间。
10 管子的沟道上尽量不要走线。
11 芯片内部的电源线/地线和ESD上的电源线/地
线分开接，数模信号的电源线/地线分开。
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IC layout布局经验总结
12 在匹配电路的mos管，电阻左右画上dummy。
13 使用NS功能后没有复原(选取AS)，之后又进行
整图移动操作，结果被NS的元件没有移动，图形
被破坏。
14 摆放各个小CELL时注意不要挤得太近，没有留
出走线空间。最后线只能从DEVICE上跨过去。
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谢谢大家！
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