Transcript 品質意識
積體電路設計的品質管理實務 主講人：陳世和 1 內容大綱 瞭解品質的真諦與技術 積體電路設計的品質管理 設計階段的品質管理 製造階段的品質管理 結語 2 掌握品質的技術/品管大師的話 戴 明︰一種以最經濟的手段，製造出市場最有用的製品 朱 蘭︰ 一種合用性的 費根堡︰絕不是最好的，而是在某種消費條件下的最好 石川馨︰ 一種能令消費者或使用者滿足並且樂意溝通的特質 克勞斯比︰讓顧客覺得他們得到了超過預期的價值 ISO8402 (1994) ︰產品或服務之整體性特徵或特性， 此種特性具有滿足特定與潛在的需求 3 產品品質定義 品質就是符合顧客之期望 下工程就是顧客 成果接受者就是顧客 4 品質趨勢 品質是快速反應者得之 品質是由習慣來的 品質是設計出來的 品質是製造出來的 全面品質創造 全面品質管理 品質是管理出來 的 全面品質管制 品質是管理出來 的 品質保證 品質管制 品質是檢驗出來的 品質檢查 全面品質速度 各級領導者負責 ( 2000年以後 ) 高階管理者負責(1990 年至2000 年) 高階管理者負責(1980 年 至1990 年) 品保單位負責(1950 年至 1980 年) 品保單位負責(1940 年至 1950年) 製造與工程部門負責(1920 年 至 1940 年) 檢驗部門負責(1920年以 前) 5 A.品質管制 • 開發與維護管制圖 • 督導製程能力與穩定性(減少製程變異與評量製程績效) B.品質保證 • 故障模式與效應分析(Failure Mode and Effects Analysis) • 運用參數設計(Parameter Design)與允差設計(Tolerance Design)來達成穩健設計(Robust Design) 。 • 同步工程及設計團隊的組成與管理(設計工程、PM、FAE、 品保及後段工程皆為project的成員) • 設計管制及可靠性工程 C.品質管理 • 提供領導與支援，營造一個有品質的組織文化，設計能增強 品質創意的組織系統 • 品質策略是營運策略/績效的一環，要有品質改善的規劃 • 高品質的員工就有高品質的企業，以人為先，提供員工教育 6 訓練與成就感。 品質的內涵 1.產品品質（Quality of Product） ．研發品質 ．製造品質 2.過程品質（Quality of Process） ．工作品質/作業品質 ．服務品質 3.環境品質（Quality of Environment） ．心理環境品質 ．生活品質 ．硬體環境品質/生態品質 4.管理品質（Quality of Management） ．人力品質 ．決策品質與經營品質 7 品質環圈 P:規劃: 書面化(品質文件、計畫執行文件) D:執行: 照著規定作 C:檢討/查證: 稽核—內部品質稽核 檢查—設計審查會議 A:改正: 矯正措施 A P C D P:規劃 A P C D A:改正 D:執行 C:檢討 A P C D 8 設計階段的品質管理 ISO 9000 產品開發與設計品質管理 TS 16949 產品開發與設計品質管理 產品品質先期規劃和管制計劃 (APQP (Advanced Product Quality Planning and Control Plan)) 設計失效模式與效應分析(Design FMEA ) 可靠性工程 實驗計劃法 9 設計階段的品質管理 ISO 9000 產品開發與設計品質管理 設計和開發規劃 設計和開發輸入 設計和開發輸出 設計和開發審查 設計和開發驗證 設計和開發確認 設計和開發變更管制 10 產品品質先期規劃和管制計劃 • 第一章 計畫和定義專案 概念形成/ 核准 輸入 計畫 核准 原形 試作 規劃 量產 顧客的聲音 -市場調查 -保修紀錄和品質資 訊 -小組經驗 設計目標 業務計畫/行銷策略 可靠度和品質目標 產品/過程標竿資料 初期材料清單 產品/過程假設 初期過程流程圖 產品可靠度研究 產品和過程特殊特 性的初期清單 顧客輸入 產品保證計畫 管理者支援 規劃 產品設計和開發 過程設計和開發 產品與過程確認 生產 回饋,評鑑與矯正措施 計畫和確 產品設計和 定項目 開發驗證 過程設計和 開發驗證 產品與過 程確認 回饋,評鑑與 矯正措施 輸出(作為第二章輸入) 11 產品品質先期規劃和管制計劃 • 第二章 量產品設計和開發 概念形成/ 核准 計畫 核准 原形 試作 規劃 量產 規劃 產品設計和開發 過程設計和開發 產品與過程確認 生產 回饋,評鑑與矯正措施 由設計責任活動的輸 出 由先期產品品質規劃小組 的輸出 設計失效模式及效應 分析(DFMEA) 新設備, 工裝和設施要 求 可製造性和裝配設計 產品和過程特殊特性 設計驗證 原型控制計畫 設計審查 量具/試驗設備要求 原型製造 小組可行性承諾和管理 者支援 工程圖樣(包括數學 數據) 計畫和確 產品設計和 定項目 開發驗證 過程設計和 開發驗證 產品與過 程確認 回饋,評鑑與 矯正措施 工程規格 材料規格 圖樣和規格的更改 12 產品品質先期規劃和管制計劃 • 第三章 過程設計和開發 概念形成/ 核准 計畫 核准 原形 試作 規劃 輸出 量產 規劃 產品設計和開發 過程設計和開發 產品與過程確認 生產 包裝標準 投產前控制計畫 產品/過程品質系統審 查 過程指導書 過程流程圖 測量系統分析計畫 工廠平面佈置圖 初期過程能力研究計 畫 特性矩陣圖 包裝規格 過程失效模式及效應 分析 (PFMEA) 管理者支持 回饋,評鑑與矯正措施 計畫和確 產品設計和 定項目 開發驗證 過程設計和 開發驗證 產品與過 程確認 回饋,評鑑與 矯正措施 13 產品品質先期規劃和管制計劃 概念形成/ 核准 • 第四章 產品和過程確認 計畫 核准 原形 試作 量產 輸出 量產測試 規劃 規劃 測量系統評估 產品設計和開發 初期過程能力研究 過程設計和開發 產品與過程確認 生產件批准 生產 回饋,評鑑與矯正措施 生產確認試驗 包裝評估 生產控制計畫 計畫和確 產品設計和 定項目 開發驗證 過程設計和 開發驗證 產品與過 程確認 回饋,評鑑與 矯正措施 品質規劃簽核和管理者支持 14 產品品質先期規劃和管制計劃 概念形成/ 核准 計畫 核准 原形 試作 • 第五章 回饋,評鑑和矯正措施 量產 輸出 規劃 規劃 產品設計和開發 減少變異 顧客滿意 過程設計和開發 產品與過程確認 交貨和服務 生產 回饋,評鑑與矯正措施 計畫和確 產品設計和 定項目 開發驗證 過程設計和 開發驗證 產品與過 程確認 回饋,評鑑與 矯正措施 15 積體電路產品開發與設計流程圖 產品企劃書 品質目標 可靠性目標 軟體設計 產品企劃 產品設計 韌體設計 工程品試作 生產作業 品質維護 產品規格書 晶片設計與佈局 應用電路板設計 下線及工程品試作 電子佈局檔案 產品確認與 量產放行設計 符合客戶需要 的確認測試 16 產品企劃 產品企劃作業程序 新產品提案審查 新產品開案審查 產品企劃書 產品規格書 品質目標 可靠性目標 17 產品企劃-產品企劃書(I) 產品介紹 市場環境/競爭力分析 市場概況 產品趨勢 潛在客戶 市場環境分析(公司內部優缺點， 外部的機會與威脅) 市場競爭力 18 產品企劃-產品企劃書(II) 產品市場定位及目標 市場定位及市場區隔 銷售量、市場佔有率及主要銷售客戶 量產時間 原材料成本分析 人力成本分析 19 產品企劃-產品企劃書(III) 技術力分析 產品規格關鍵定義 開發費用評估 產品損益分析表 風險評估 計劃主持人與成員 20 產品企劃-產品規格書(I) 概述 :功能(Function)、特質(Feature)、效能(Performance)) 概述產品的基本功能、特質與效能，此效能可包括: 速 度、精準性、功率消耗(省電)、電流/電壓的 控制能力、穩定性…等等。 功能說明(Major Functional Block Description) Block Diagram Functional Description Operation Mode Interface Description 21 產品企劃-產品規格書(II) 接腳功能與名稱(Pin Description) 電氣特性(Electrical Characteristics) 直流特性(D.C. Characteristics) 交流特性(A.C. Characteristics) 時序圖 (Timing Diagram) 工作環境與條件 工作溫度: 設計規格要確認工作溫度範圍，而且要明確定 義是環境溫度(Tambient)或是零件表面溫度(Tcase)。 一般是定義環境溫度， 且商用溫度規格是 0°C 到 70°C; 工業溫度規格是 -40°C 到 85°C; 軍用溫度規格是 -55°C 到 125°C。 22 產品企劃-產品規格書(III) 工作電壓: 工作電壓的上下限範圍與 絕對最大電壓(Absolute Maximum Rating Voltage)都要明確描述。 封裝的外觀尺寸(Package Mechanical Dimension)及容許誤差、熱電阻係數 及電性特性 (電阻、電容、電感)。 23 產品企劃-產品規格書(IV) 工作電流 輸入/輸出端的漏電流規格要定義在何種工作 電壓下。 待機(Stand-By) 漏電流: 若產品的使用與乾電 池壽命及省電有相關，則待機電流規格應明 確定義，工作溫度也應說明。 工作電流/工作功率(Operation Current/Operation Power)宜明確定義。 往上提昇(Pull-up)與往下(Pull-down)的電流規 格與系統應用的穩定性相關。 24 產品企劃-產品規格書(V) Absolute Maximum Ratings: 例如 Symbol Parameter Rating Unit VDD Supply Voltage Range-0.3 to7 V VIN Input Voltage Range, SE/BTL, SHUDOWN, Mute -0.3 to VDD +0.3 V TA Operating Ambient Temperature Range -40 to 85 ℃ TJ Maximum Junction Temperature 150 ℃ TSTG Storage Temperature Range -65 to 150 ℃ TS Soldering Temperature, 10 seconds 260 ℃ VESD Electrostatic Discharge -2000 to 2000 -200 to 200 V PO Power Dissipation1 Watt 25 產品企劃-產品規格書(VI) 建議工作條件 (Recommended Operating Condition) 應用 (Application) : 適用的終端產品種類。 訂單與正印圖資訊 (Ordering and Marking Information): 不同封裝型態，例如TQFP 與 QFN。 包裝型態(Handling Tape)，例管狀(Tube)、捲 帶(Tape & Reel)。 不同工作速度/頻率的分類 不同工作電壓的分類 成品包裝外觀尺寸，例如Carrier Tape & Reel 26 Dimensions。 產品企劃-產品規格書(VII) 應用電路建議與應用電路板設計建議 (Application Circuit and PCB Design Guide)，尤其要注意外部零件的 電性規格允許誤差。 設計建議/應用描述 (Design Guide/Application Description): 對產品的應用/使用方法與對產品的應用的設計技巧 做詳盡描述，使客戶/使用者能夠第一次就設計成功 與讓產品發揮最大功效。 Reflow Condition (IR/Convection or VPR Reflow) 27 產品企劃-品質目標 若是總品質目標之一是客戶的退貨率(RMA, Return Material Analysis/Authorized) 在量產出貨三個月內要達成≦300 DPPM， 則各分項項目可以是 ATE 程式的錯誤涵蓋率要≧95%，以使得此種涵蓋不足造成 的品質不良率 (模組測試不良率) ≦100 DPPM ATE 程式的錯誤涵蓋率要≧95% 模組測試失效率≦100 DPPM 最終測試的檢驗品質 ≦100 DPPM 電性 ≦50 DPPM 非電性 ≦50 DPPM 模組測試與實際應用的誤差率≦50 DPPM 客戶上板/卡的黏著可銲性(Solderability) 不良率≦50 28 DPPM 產品企劃-可靠性目標 若長期生命期可靠性目標是: 產品的失效率在 5 年內為 10000 DPPM(1%)，也就是 200 FIT(Failure in Time)。 若短期生命期可靠性目標是: 早夭期失效率≦500 DPPM 晶圓缺陷導致的崩應(Burn-In)失效率≦300 DPPM 封裝缺陷導致的前處理(Pre-condition)失效率≦200 DPPM 封裝相關的可靠性目標(PCT,TST,TCT,THT,HTST) 非生命期相關的可靠性目標ESD ( 200V, 2KV), Latch-up (200mA, 1.5XVmax) 29 產品設計流程圖 產 品 企 劃 產品設計規格 軟體設計 產 品 設 計 晶片設計與佈局 應用電路板設計 韌體設計 產品設計最終審查 30 晶片設計與佈局流程 架構設計規格 邏輯規格與線路規格 晶片設計/模擬 晶片驗證 可測試性設計 晶片設計審查 佈局與佈局後線路功能模擬/驗證 晶片佈局審查 晶片設計與佈局審查 產品設計最終審查 31 邏輯設計流程圖 架構設計規格 邏輯設計規格 功能描述HDL 功能模擬/驗證 邏輯合成/驗證 邏輯閘層模擬/驗證 可測試性設計 晶片設計審查 佈局 佈局後線路功能模擬/驗證 晶片佈局審查 晶片設計與佈局審查 產品設計最終審查 32 線路設計流程圖 架構設計規格 線路設計規格 線路設計與模擬 可測試性設計 晶片設計審查 佈局 晶片佈局審查 晶片設計與佈局審查 產品設計最終審查 33 晶片設計與佈局審查 (I) 晶片設計審查 晶片設計報告: 設計結果應符合設計規格 審查作業規範中所要求之規格及產品說明 書中所要求之規格 晶片設計線路樹狀圖報告 設計失效模式與效應分析報告 可測試性設計報告 34 晶片設計與佈局審查(II) 晶片佈局審查 晶片佈局圖 晶片佈局驗證結果 DRC驗證結果報告、 LVS驗證結果報告、 ERC驗證結果報告、LPE 比對與驗證結果報告 晶片佈局報告 35 晶片設計與佈局審查(III) 晶片設計審查結果 晶片佈局審查結果 產品確認測試項目與規範的確定 晶圓製程與特殊特性報告 封裝製程與特殊特性報告 。 ATE測試製程與特殊特性報告 。 品質目標達成性預先評估報告 。 可靠性目標達成性預先評估報告 。 36 產品確認與量產放行 (I) 產品規格書 可靠性試驗報告 電氣特性測試/設計確認測試( DVT)報告 軟體相容性測試(Regression Compatibility test)報告 應用確認測試/系統確認測試(SVT)報告 品質目標確認報告 熱穩定性確認測試報告 產品特性分析報告 37 產品確認與量產放行 (II) 軟體設計放行報告 韌體設計放行報告 BIOS 放行報告 驅動程式放行(Driver Release) 工具程式放行(Utility Release) 設計及開發問題管理與追蹤表 送樣給客戶確認作業 客戶確認報告 38 產品確認與量產放行 (III) 工程變更管理 模組測試程式放行 良率報告 矯正行動、預防措施與持續改善作業 ATE程式放行 ATE 硬體放行 失效模式與效應分析作業 生產與製程管制作業程序 PCM-WAT 測試項目及規格訂定 39 FMEA Table -- Circuit Design Design Circuit BANDGAP Reference Failure Mode Voltage inaccuracy Circuit for Cann't External Crystal Resonate Oscillator Sigma Delta ADC Inaccuracy Low Resolution Failure Effect Yield Loss IC malfunction Timming Incorrect Cause to Failure Voltage Drift caused by Temperature Voltage Drift caused by supply voltage Resistance inaccuracy Driving Current & Loading OP gain and BW not good enough SPICE model not accurate Loop Gain of Inverter Circuit and external Crystal not sufficient Inverter Driving Current not sufficient Severity Probability Detect SPD Priority Action Temperature compensation circuit 6 8 6 288 1 5 7 4 140 4 Voltage Rejection circuit design 5 5 7 5 5 3 175 75 3 Layout Matching 5 Loading simulation 4 5 2 40 6 8 6 288 2 Hard IP 6 6 6 216 1 Loop Gain Simulation 4 4 4 64 Internal Resistance inaccuracy 7 7 6 294 Internal Capacitor inaccuracy 4 4 4 64 Charging or discharging current inaccuracy 5 5 5 125 Low Over Sampling Frequency 7 4 3 84 5 Noise at Input signal 7 6 5 210 1 OP and Comparator Offset 6 5 4 120 2 6 4 3 72 6 5 4 3 60 7 Switch Capacitor voltage leakage 4 4 3 48 8 OP and Comparator Gain and BW 6 4 4 96 3 Reference voltage accuracy 6 4 4 96 4 Low Reference voltage drift Measurement Comb filter orders error Charge injection at switch capacitor circuit 6 OP SPEC define and design 2 Spare current source Layout Matching or use external Resistance Layout Matching or use external 3 Capacitor 1 2 Current definition circuit Higher Over Sampling Frequency Filter circuit Sampling Frequency be the multiple of Noise frequency(50,60hz) Chopper circuit One order higher than modulator Clock timing control of switch capacitor Clock timing control of switch capacitor 40 OP BW at least 10 times of sampling frequency DFMEA-Digital Design 功能概述 潛在問題 / 設計目 ( Pot ent i al 的 Fai l ur e Mode) 潛在問題對於下工程的影響或不便情形 ( Pot ent i al Ef f ect of Fai l ur e) ( S) 嚴 重 性 潛在問題的原因 ( Pot ent i al Caus e of Fai l ur e) S Internal circuit noise, Internal or Supply noise, or Ref. Power supply coupling PJ(Periodic Jitter) at output at speed clock coupling to Substrate noise coupling VCO/driver Analog/digital isolation Excessive RJ at output at high temperature 改善結果 評估 目前管制方式 難 已有及將有 已完成之改 發 ( Det ect i on/ 檢 優先性代表 負責者及預 嚴 難 之改善計畫 善項目/ 措 生 Cont r ol 度 數 S*P*D 計完成日期 重 檢 或建議措施 施/ 日期 頻 Met hod) ( D) D 性 度 率 S D P Signal coupling Excessive RJ(Random Jitter) or Noise 發 生 頻 率 P Thermal, shot or flicker Intrinsic device noise noise Hot spots Device process variations Static circuit skew Skew of one of multiple Dynamic skew due to supply noise, or Signal coupling Dynamic Insufficient drive levels at speed, or Non- driver input 50% duty cycle, or tR/tF difference, or capacitance Excessive ISI(Inter Symbol Interference) at variations output at speed, or Low FMAX Clock skew Transistor ratioing Excessive PJ at output at speed channels Interconnect variations Signal coupling Power supply coupling Substrate noise coupling Analog/digital isolation Gate capacitance variation Insufficient drive levels at speed, or NonResistive 50% duty cycle, or tR/tF difference, or opens/ shorts Excessive ISI(Inter Symbol Interference) at Interconnect variations output at speed, or Low FMAX Device process variations Interconnect variations Insufficient drive voltage or current Insufficient drive levels at speed, or Non50% duty cycle, or tR/tF difference, or Excessive ISI (Inter Symbol Interference) at output at speed, or Low FMAX Insufficient output Signal coupling transistor gain, or Power supply coupling Insufficient supply Substrate noise coupling voltage/ current, or Hot spots Input signal coupling Transistor ratioing Vt design flaw Analog/digital isolation 41 優 先 性 代 表 數 製造階段的品質管理 ◆供應商管理 ◆內部品質管理 42 Wafer Quality Control Engineering Chart (晶圓品管工程圖 ) 43 Package Quality Control Engineering Chart (封裝產品品管工程圖 ) 44 製造階段 A.ISO 9000可以涵蓋的範圍 (a) ISO 9000條文/要求 (b) 製造實務常需包括的項目有 抽樣檢驗與自主檢查、檢驗規格、日常驗機 線上巡檢、統計方法、品管七大手法、 QC STORY 品管工程圖（製程管制與品質管制） 機器設備驗收 機器設備全面預防保養、機器製程參數管理 實驗計劃法、程式管理、治具管理 超出管制處理計劃 (OCAP(Out of control action plan)) 重工作業、Correlation(樣品比對) 45 B.ISO 9000延伸加強的項目 (a)QS 9000(TS 16949) 製程FMEA與設備FMEA 統計過程控制( Statistical Process Control)--SPC 生產零組件核准程序(Production Parts Approval Procedure)-- PPAP 測量系統分析(Measurement Systems Analysis)--MSA (b) 8D(8 Disciplines) 、Maverick Product 工程變更/工程實驗需求( ECN/STR) 材料鑑審會議 (Material Review Board )--MRB 製程凍結 (Process Frozen)、製程放行與產品放行 異常管理與停止生產 小組活動 (品管圈、品質改善小組、--) 46 可靠性監督工程 供應商管理流程 需求新供應商 製程技術 能力認可 稽 評 鑑 供應商認可 品質保證協議 核 採 品 質 管 理 生產製造合約 購 考 稽 核 核 異 常 管 理 退 貨 47 製造階段的品質管理-評鑑 ◆評鑑 品質管理系統評鑑 基本的製程技術能力-設施與環境評鑑 基本的製程技術能力-生產線特性評鑑 技術開發能力評鑑 業務服務評鑑(Business Service Survey) 48 製造階段的品質管理-認可 供應商製程技術能力認可 供應商製程能力認可 產品特性認可 品質管制計劃與品質檢驗認可 可靠性認可 製程管制認可 統計製程管制認可 製程失效模式與效應分析認可 49 製造階段的品質管理-稽核 ◆稽核 診斷受稽核公司的品質管理系統、提供做為 受稽核公司的品質績效的衡量指標、品質改 善的參考並且提供做為稽核公司品質管理的 依據與品質績效激勵的標準 品質管理系統稽核 技術能力、生產製造能力與生產紀律導向的 稽核 50 製造階段的品質管理-品質管理 供應商之品質管理: 定期性監督供應商的單站良率、品質檢驗結 果、製程條件/參數、生產線製程特性、製 程能力/設備的穩定性與可靠性測試等等； 並且定期性與供應商召開品質會議之品質管 理。 51 製造階段的品質管理-異常管理 供應商產品之異常管理: 當供應商廠內發生異常問題而造成產品有低良率、 品質不良、製程不穩定、可靠性不良現象，或者公 司進料品質檢驗、公司內部發現產品有低良率、品 質不良、可靠性不良現象，進行產品之異常處理。 52 製造階段的品質管理-考核 供應商之考核管理: 對於供應商的考核/評比的項目有品質管理、 工程能力與服務及交期與價格 53 PFMEA-Process&Product 功能概述 / 設計目 的 嚴 潛在問題 潛在問題對於下工程的 重 ( Pot e nt i a l 影響或不便情形 潛在問題的原因 ( Pot e nt i a l 性 Fa i l ur e ( Pot e nt i a l Ef f e c t of Ca us e of Fa i l ur e ) Mode ) Fa i l ur e ) ( S) S 發 生 頻 率 P 目前管制方 式 ( De t e c t i on / Cont r ol Me t hod) ( D) ATE 程 式 客戶組裝上板的功 的錯誤涵 能性失效率偏高 率不足 以模組測 晶片設計時未考慮可測試 7 10 試方法抽 性設計 樣監督 晶圓製程 有不可避 免的早夭 期可靠性 失效 晶圓製程中不是很嚴重的缺 陷, 並沒有造成明顯的功能 性失效, 而是潛在性的失效, 8 ATE 測 試 程 式 未 能 有 滿 意 的 方法, 去篩選這些類型的缺 陷 客戶組裝上板的功能 性失效率偏高 , 甚 至於有高的可靠性失 效 以崩應測 9 試方法抽 樣監督 難 檢 度 D 改善結果 優 評估 先 優先性 負責者及 已完成之 嚴 發 難 已有及將有之改善 性 代表數 預計完成 改善項目/ 重 生 檢 計畫或建議措施 代 S*P*D 日期 措施/ 日期 性 頻 度 表 S 率 D 數 P 7 a ) 設計階段加 入可測試性設 計 b) 模組測 試列為生產程 序直到品質符 合品質目標 9 a ) 加入高電壓應 力 ( Vo l t a g e St r e s s ) 測 試 到 ATE 程 式 去 篩 選 b) 運用靜態電流 測 試 ( I DDQ) 方 法 到 ATE 程 式 去 篩選 54 PFMEA-Wafer Process 製程概述 ( Modul e Pr oc e s s ) 嚴 潛在問題 潛在問題對於下工程 重 潛在問題的原因 ( Pot e nt i 的影響或不便情形 性 ( Pot e nt i a l Ca us e al ( Pot e nt i a l Ef f e c t of Fa i l ur e ) 製程目的 Fa i l ur e of Fa i l ur e ) ( S) S M ode ) ( Pr oc e s s Pur pos e ) Nitride dep Junction High Standby STI Corner Loss SiON dep Leakage Current AA Photo WAT fail STI_Etch AA Nitride/ SION STI_Linear ARC thickness STI_Filling window STI_Densify Yield Loss STI Etching Corner STI_CMP 7 Rounding Nitride Remove STI Liner (Furnace vs RTO) 發 生 頻 率 P 目前管制 方式 ( De t e c t i on/ Cont r ol Me t hod) ( D) 難 檢 度 D 優先性 代表數 ( RPN) S*P*D 負責者 已有及將有之改 及預計 善計畫或建議措 完成日 施 期 已完成 之改善 項目/ 措 施/ 日期 改善結果評 優 估 先 發 嚴 難 性 生 重 檢 代 頻 性 度 表 率 S D 數 P Nitride Thickness optimized STI Liner Split (RTO vs Furnace): AT45 6 4 168 STI Post Densification Split STI Filling Capacity STI Filling Induced Stress STI Post Densify Effect WAT fail Well to Well Isolation Isolation/ fail latch up N+/NW; P+/PW Isolation fail STI Depth 7 STI Filling 3 3 63 Junction Depth 55 結語 ◆積體電路產品是歷經市場定位、設計、製造與銷售過 程的產物，每一個過程都做對了，才有成功的產品/商 品，需要創新、細心、耐心與全心投入的精神才能保有 一席地位。 ◆學子/新人投入積體電路產業的建議 ‧先找有制度的大公司( 學專業知識、看組織運作、瞭 解管理技巧) ‧工作時遇到好師傅 (學專業知識、學做事方法、 培養思考力、觀摩策略、養成人生哲學) 56 參考資料 1. 2. 3. 4. 5. 6. 7. 8. 全面品質保證手冊--李傳政，中國生產力中心 品質管理---戴久永譯，台灣培生公司 積體電路設計的品質管理實務(上)---陳世和著 品質不流淚---天下文化公司 朱蘭三部曲---朱蘭著 ISO 9000品質管理系統實務---科建顧問公司 QS 9000---台灣培生公司 品質新年代、新思維---林公孚，品質月刊， 2006，01，page 13-17。 57