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半導體製程與陳柏頴研究介紹
簡報人：資工系 陳柏穎 教授
單位：義守大學
99年10月1日
大綱
壹、緣起
貳、半導體製程
叁、陳柏頴近期研究介紹
肆、結論
2
壹、緣起
3
資工議題:
系
IC
線寬持續縮小
(1) 增加功能
(2) 更穩定
(3) 更省電
統
網路、通訊
軔體
軟體
(Web,
(Software) Comm.) (Firmware)
軟體語法會越
來越接近
(1)人類語法
(2) 更有效率。
網路讓應用更
(1)及時
(2)快速
(3) 跨國。
軔體讓應用更
(1)客製化
(2)品味化
(3) 差異化。
4
IC 硬體+軟體=賺錢平台
5
貳、半導體製程介紹
6
 積體電路(Integration circuit, IC)是把電阻(R)、電容
(C)、電感 (L)、二極體(Bipolar, D)、電晶體 (T)...等電
子元件整合做在一個晶方(chip)內稱之。
問題三
那在IC技術發展前如何將此五大基底整合在一起 ?
以麵包板焊線與焊錫連結在一起
7
積體電路 & 積木遊戲
• 堆積木，是用幾種基本的小木塊 (基底木塊) 堆出複雜的作品
；若基底木塊的種類愈多，作品愈有趣且多樣化；反之若只
有一兩種，受限較多就難有吸引人的成果
• 向量觀念類似堆積木。平面上任一向量 A 都可以用一組所
謂的基底(basis)來表示，例如：
•
A  axˆ  byˆ
•
•
xˆ 、yˆ
= x 軸和y 軸的單位向量
a、b = x、y軸上的分量
–
xˆ 、yˆ
：基底木塊 ； A：組合出來的作品
8
自從1958年第一顆IC被應用在第二代電腦以來, 後續的研
究發現,而這些電路如果作三度空間等比例的縮小其結果功能
相仿, 僅需調整電子通道在次表面(sub-micro)的電場結構
(architecture)作部份修正即可作到與上一代完全相同的功
能但積集度卻大幅增加的新世代 。
9
 這個項重大發現造就一個明星產業就是半導體積體
電路, 而且從美國矽谷(silicon valley)一路往亞洲
的日本、韓國、臺灣有如雁鴉飛行路線般地在移動
且在各地都有開花結果。
問題五
那IC 技術如何被人類被找到 的 ?
10
1959
1960
1961
1962
1963
1964
1965
1966
1967
1968
1969
1970
1971
1972
1973
1974
1975
LOG2 OF THE NUMBER OF
COMPONENTS PER INTEGRATED FUNCTION
Gordon Moore’s Law
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
11
Answer
:
以矽為基材之半導體技術
12
What is silicon ?
矽有什麼優良特殊處 ?
13
Zero Layer
IC電子結構是一層一層加工 對準堆疊完成
START OX
Zero Layer ETCH
Zero Layer PHOTO
PR Remove
14
問題四
有沒有一套理論可以及時反應問題 ?
15
母體
樣本
抽樣
推論
樣本統計量
母體參數
抽樣誤差
非抽樣誤差
16
抽取樣本
母體
樣本
（sample）
（Population）
推論母體
由於成本與時間的考量，只抽取一部分的母體，
用以推論整個母體的特性。
17
2.
Po-Ying Chen*, “Degradation of Gate Oxide Integrity by Formation of Tiny Holes by Metal
Contamination during Wafering Process”, Jpn. Journal of Applied Physics, p. 8685-8690, SCI,
N/M=50/94, IF: 2.85., IF: 2.47, (2008) citation: 3
18
6. 材料厚度與均勻度
金氧半場效電晶體 (Metal-Oxide-Semiconductor
Field-Effect Transistor)，縮寫為MOSFET 。
19
6. 材料厚度與均勻度
-- The gate dielectric layer roughness will reduce the electronic mobility.
2.5V for 0.25um DR
1.0V for 0.09 um DR
e
e
Rough Si substrate
20
-- The flatness will result-in the patterning lose problem.
7. 晶片平坦度
21
7. 晶片平坦度
-- CMP process will induce nano-topography issue, and this problem will
affect the device performance.
Oxide
Silicon
Nanotopography Length
5 mm for example
"Stiff" ("Hard") Pad CMP Process
Planarization Length ~ 7 - 10 mm
CMP
• Preferentially thins surface
films in raised nanotopography areas.
22
7. 晶片平坦度
Impact on Nano-topography
Improved Polishing
pad optimized
THA2:
2x2mm
17.7nm 
9.3nm
THA4:
10x10mm
32.7nm 
21.9nm
23
(a)
( )
ResistanceΩ
250
200
Crack
IMC
15
0
100
dominant
dominant
50
0
0
5000
10000
15000
Current density J (mA/cm2)
( )
ResistanceΩ
(b)
3
2.5
2
1.5
1
0
2000
4000
6000
Current density J (mA/cm2)
24
Drop tool
Si wafer
Wafer guide
25
26
27
(a)
P’
(b)
P
Aθ F
F
A0
P’
P
P (Load, Newtone )
(c)
Τ
V
×A
B
×
×
10
20
30
40
Deformation ( δ , %)
50
28
9. 原物料
Raw Wafer
COP大小分佈圖
1000
Count (e.a.)
800
600
400
200
0
0.06 0.08
0.1
0.12 0.14
Size (μ m)
29
9. 原物料Raw Wafer BMD
Bulk Micron Defect
= Voids + O2
30
9. 原物料Raw Wafer BMD
BMD
31
9. 原物料Raw Wafer BMD
BMD分佈
1
1
1
1
1
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B
B
B
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C
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9. 原物料Raw Wafer BMD
33
9. 原物料Raw Wafer BMD
34
9. 原物料Raw Wafer BMD
35
36
11. 靜電頓對IC製程的影響
O
V max
X10
r
Accumulation (V)
(a)
Surface Charges
Voltage
(b)
12
10
8
6
4
2
0
0
2
4
6
8
10
12
R
Distance (inch)
37
微機電半導體製程所製作的變速器。其齒輪減速比為12：1
38
叁、陳柏頴近期研究介紹
39
(1)
40
(2)
呼出氣體可以判知人體心智、精神狀態
清醒
精神狀態
非侵入式
瞌睡
磁
可微細化
淺睡
可程式化
誠實
場
網路
心智
遠端醫療
說謊
41
(9) 儀器自動檢測 之研究
(產學合作)
42
肆、結論
43
本主題總結 (Summary)
1. IC以矽為基材創造了一項持續40年的奇蹟
每年功能增一倍, 價格降一半
44
Thanks!
45