Transcript Temat główny

Materiały laboratoryjne
Architektura komputerów
Symulacje w programie Multimedia Logic
dr
inż. Zbigniew
Zakrzewski
 Z.Z.
Architektura komputerów
MM Logic
N
v.1.2
1
W
Główne okno programu Multimedia Logic
Nawigacja symulacją
Zapis oraz odczyt
utworzonego projektu
Paleta z narzędziami
 Z.Z.
Architektura komputerów
Obszar roboczy symulacji
MM Logic
N
W
2
Paleta z elementami
Zestaw:
Połączenia
Bramki
Generator sygnału cyfrowego
Dioda LED
Włącznik
Wyświetlacz 7-segmentowy
Klawiatura i Keypad
Przerzutnik
Nadajnik i odbiornik sygnału
(stronicowanie projektu)
Uziemienie (logiczne „0”)
Ustawienie (logiczne „1”)
Wejścia oraz wyjścia
Licznik
Pamięć
 Z.Z.
Architektura komputerów
Zegary
MM Logic
N
W
3
Zastosowanie podstawowych elementów
Układ 1:
Stan
początkowy
 Z.Z.
Architektura komputerów
MM Logic
N
W
4
Dostępne bramki i ich konfiguracja
Bramki:
Bramki podstawowe
Bramki z negacją
 Z.Z.
Architektura komputerów
MM Logic
N
W
5
Układ sprawdzania bramek AND i XOR
Układ 2:
 Z.Z.
Architektura komputerów
MM Logic
N
W
6
Konstruowanie bramek z bramek NAND
Przykłady:
 Z.Z.
Architektura komputerów
MM Logic
N
W
7
Układ kombinacyjny dla sumy iloczynów
Układ 3:
Mała liczba jedynek – stosujemy sumę iloczynów (SoP
– Sum of Products)
Tabela prawdy
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
 Z.Z.
B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
F1
0
0
0
1
0
0
0
0
0
0
1
0
0
0
1
0
Architektura komputerów
F1  A  B  C  D  A  B  C  D  A  B  C  D
Formuła do realizacji
MM Logic
N
W
8
Układ kombinacyjny dla iloczynu sum
Układ 4:
Mała liczba zer – stosujemy iloczyn sum (PoS –
Product of Sums)
Tabela prawdy
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
 Z.Z.
B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
F2
1
1
1
1
1
1
0
1
0
1
0
1
1
1
1
1
Architektura komputerów



F2  A B C  D  A B C  D  A B C  D

Formuła do realizacji
MM Logic
N
W
9
Licznik i wyświetlacz 7-segmentowy
Układ 5:
Takt zegarowy
Kierunek zliczania
Zerowanie licznika
 Z.Z.
Architektura komputerów
MM Logic
N
W
10
Zegar, licznik i wyświetlacz 7-segmentowy
Układ 6:
Odstęp między taktami
 Z.Z.
Architektura komputerów
MM Logic
N
W
11
Sterownik silnika krokowego
Układ 7:
 Z.Z.
Ręczny takt
.
.
.
.
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
0
0
0
1
.
.
.
.
.
.
.
.
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
1
0
0
0
.
.
.
.
Architektura komputerów
Układ kombinacyjny
włączania jednego
uzwojenia
Kierunek pracy
silnika
MM Logic
N
W
12
Układ testujący keypad
Układ 8:
Sygnalizacja naciśnięcia
przycisku
Możliwość wybory
liczby jednej z
szesnastu
Zapamiętana wartość
zdekodowana do formatu
7-segmentowego
4 bitowe wyjście binarne NKB
 Z.Z.
Architektura komputerów
MM Logic
Włącznik kropki
N
W
13
Demultiplekser jako dekoder
Układ 9:
Układ dekodera 3 do 8
Adres wybranej diody
LED podany na 3 bitach
Zaadresowana dioda LED
włączona lub wyłączona
 Z.Z.
Architektura komputerów
MM Logic
N
W
14
Licznik i demultiplekser jako sterownik
Układ 10:
Układ sterownika silnika krokowego z zastosowaniem licznika i
demultipleksera
Sterowanie ręczne w
taktowaniu
Wykorzystane 2 bity
na wyjściu licznika
Układ bramek zastąpiony
przez demultiplekser
 Z.Z.
Architektura komputerów
MM Logic
N
W
15
Sterownik z zegarem
Układ 11:
Układ sterownika silnika krokowego z
zastosowaniem licznika, demultipleksera
oraz zegara podającego takt co 100 ms
Ręczna zezwolenie na
podawanie taktów zegarowych
 Z.Z.
Architektura komputerów
MM Logic
N
W
16
Podział projektu na strony - nadawanie
Układ 12 str.1:
.
1
1
1
1
0
1
.
.
0
1
1
1
0
0
.
.
0
0
1
1
0
0
.
.
0
0
0
1
0
0
.
Sterowanie oświetlenia
choinkowego – gwiazda
(część nadawcza)
Wybór strony projektu
Źródło sygnału, który zostanie
przekazany do następnej strony
projektu
Demux – wersja 3 do 8
 Z.Z.
Architektura komputerów
MM Logic
N
W
17
Podział projektu na strony - odbiór
Układ 12 str.2:
Sterowanie oświetlenia choinkowego
– gwiazda (część odbiorcza)
Odbiornik
sygnałów
pobranych z
pierwszej strony
projektu
 Z.Z.
Architektura komputerów
MM Logic
N
W
18