Transcript FLIP - FLOPS Latch

Circuitos secuenciales
FLIP - FLOPS
• Latch transparente muestrea las entradas todo el tiempo que
el reloj permanezca activado (en 1).
•Cambia de estado cuando un borde de la señal de reloj es
aplicada.
•Dispositivos disparados por flanco muestrean las entradas en el
borde del evento
• Generan el enganche del dato de entrada si la ventana de
muestreo es pequeña cuando el latch está viendo las entradas
de los datos (flip-flop).
•Las entradas de reloj dinámicas y los latches que las usan
reducen la ventana a un tiempo muy pequeño alrededor del
borde del reloj.
•Hay dos tipos de entradas de reloj dinámicas: disparadas por
flanco positivo o negativo y master-slave.
•Eliminan la combinación no permitida para el latch R-S.
Circuitos secuenciales
J-K Flipflop
Cómo eliminar el estado prohibido?
K
R
\Q
\Q
R-S
latch
Idea: use la salida realimentada
para garantizar que R y S
nunca serán uno
J
S
Q
Q
J, K ambos a uno mantienen
“ toggle”
J
K
Q*
Función
0
0
Q
Mantiene
Characteristic Equation:
Q+ = Q K + Q J
0
1
0
Reset
1
0
1
Set
1
1
Toggle
Circuitos secuenciales
J-K Flipflop
K
R
\Q
\Q
R-S
latch
J
S
Q
Q
100
J
K
Q
\Q
Corrección Toggle: Cambio de estado por cada evento de reloj
Solución: Master/Slave Flipflop
Circuitos secuenciales
Flipflop J-K Master/Slave
Etapa Master
K
\Q
R
Etapa Slave
\P
R
S
\Q
R-S
Latch
R-S
Latch
J
\Q
Q
S
P
Q
Q
Clk
Muestrea entradas mientras clock alto
Muestrea entradas mientras clock bajo
Usa tiempo para romper camino realimentación de salida a entradas
Set
Res et
1's
Catc h
Toggle
100
J
K
Clk
P
\P
Q
\Q
Master
outputs
Slave
outputs
Operación
Correcta
Del “toggle”
Circuitos secuenciales
J
K
CK
Q*
X
X
0
Q
0
0
Q
1
0
1
0
1
0
1
1
Q
Tabla de excitación
Diagrama de estados
Q
Q*
J
K
0
0
0
X
0
1
1
X
1
0
X
1
1
1
X
0
JK
1d
0d
d0
0
1
d1
Ecuación característica
Q*  K. Q  J . Q
Circuitos secuenciales
Edge-Triggered Flipflops
1's Catching: a 0-1-0 glitch on the J or K inputs leads to a state change!
forces designer to use hazard-free logic
Solution: edge-triggered logic
D
Negative Edge-Triggered
D flipflop
D
Ho l ds D whe n
clo ck g oe s l ow
4-5 gate delays
0
R
Q
Cl k=1
setup, hold times
necessary to successfully
latch the input
Q
S
0
Ho l ds D whe n
clo ck g oe s l ow
D
D
Negative edge-triggered FF
when clock is high
Characteristic Equation:
Q+ = D
Circuitos secuenciales
Edge-triggered Flipflops
Step-by-step analysis
0
D
4
D
3
D
R
D
R
Q
6
Q
5
Q
Clk=0
Clk=0
Q
D
D
S
D
S
2
D
D
D
D'
1
D
0
D' ° D
Negative edge-triggered FF
when clock goes high-to-low
data is latched
Negative edge-triggered FF
when clock is low
data is held
Circuitos secuenciales
Positive vs. Negative Edge Triggered Devices
100
D
Clk
Qpos
Positive edgetriggered FF
\ Qpos
Qneg
Negative edgetriggered FF
\ Qneg
Positive Edge Triggered
Inputs sampled on rising edge
Outputs change after rising edge
Negative Edge Triggered
Inputs sampled on falling edge
Outputs change after falling edge
Toggle Flipflop
Formed from J-K with both inputs wired together
Circuitos secuenciales
•Latch transparente muestrea entradas todo el
tiempo que el reloj permanezca activado (en 1)
•Dispositivos disparados por flanco muestrean
las entradas en el borde del evento
7474
D
Q
Clk
Flip flip disparado
por borde positivo
Timing Diagram:
D
7476
D
Q
Clk
C
Clk
Latch sensible
a nivel
Circulo si es
disparado
por borde negativo
Q
Q
7474
7476
Igual comportamiento a menos que cambien las
entradas mientras el reloj es alto
Circuitos secuenciales
Tabla de transición
Tabla de excitación
D
0
1
X
X
Reloj
0
1
Q*
FlipFlop
D
0
1
Q
Q
Q
Q*
0
0
1
1
0
1
0
1
D
0
1
0
1
Diagrama de estados:
D
1
0
1
0
1
0
Ecuación característica :
Q*  D
Circuitos secuenciales
Circuitos equivalentes de Flip-flops
Flip-flop JK
Flip-flop T
Flip-flop T
Flip-flop D
Flip-flop T
Circuitos secuenciales
Aplicaciones de Flip-Flops
Circuitos secuenciales
Aplicaciones de Flip-Flops
Circuitos secuenciales
Latches vs. Flipflops
Input/Output Behavior of Latches and Flipflops
Type
unclocked
latch
When Inputs are Sampled
always
When Outputs are Valid
propagation delay from
input change
level
sensitive
latch
clock high
(Tsu, Th around
falling clock edge)
propagation delay from
input change
positive edge
flipflop
clock lo-to-hi transition
(Tsu, Th around
rising clock edge)
propagation delay from
rising edge of clock
negative edge
flipflop
clock hi-to-lo transition
(Tsu, Th around
falling clock edge)
propagation delay from
falling edge of clock
master/slave
flipflop
clock hi-to-lo transition
(Tsu, Th around
falling clock edge)
propagation delay from
falling edge of clock