Transcript Revisão e Introdução

ARQUITETURA DE COMPUTADORES
MOTIVAÇÃO
+
CIRCUITOS LOGICOS
SISTEMAS DIGITAIS
ARQUITETURA DE COMPUTADORES
MICROCOMPUTADORES
MICROELETRONICA
=
ARQUITETURA DE COMPUTADORES
MOTIVAÇÃO
+
CIRCUITOS LOGICOS
SISTEMAS DIGITAIS
ARQUITETURA DE COMPUTADORES
MICROCOMPUTADORES
MICROELETRONICA
SISTEMAS OPERACIONAIS
=
ARQUITETURA DE COMPUTADORES
MOTIVAÇÃO
+
SISTEMAS DIGITAIS
ARQUITETURA DE COMPUTADORES
MICROCOMPUTADORES
MICROELETRONICA
SISTEMAS OPERACIONAIS
REDES
=
ARQUITETURA DE COMPUTADORES
COMPUTADOR
CPU
MEMORIA
INTERFACE PARA
DISPOSITIVOS DE E/S
CONTROLADORES DE
DISPOSITIVO DE E/S
ARQUITETURA DE COMPUTADORES
EMENTA
SINAIS DOS BARRAMENTOS DE
INTERCONEXÃO
CPU
PROJETO DE CPU´s CISC E RISC
DIAGRAMAS DE TEMPO
EVOLUÇÃO DAS CPU´s
ARQUITETURA DE COMPUTADORES
EMENTA
SINAIS DE INTERCONEXÃO
MEMORIA
TIPOS DE MEMORIAS VOLATEIS
TIPOS DE MEMORIAS NÃO VOLATEIS
EVOLUÇÃO DAS MEMORIAS
MEMORIA CACHE
ARQUITETURA DE COMPUTADORES
EMENTA
INTRODUÇÃO AO GERENCIAMENTO DE
MEMORIAEM AMBIENTE MULTITAREFA
MEMORIA
CONTEUDO
INSTRUÇÕES
FORMATO DAS INSTRUÇÕES
PROGRAMAS EM ASSEMBLY
ASSEMBLER / LIGADOR
DEPURAÇÃO DE PROGRAMAS
ARQUITETURA DE COMPUTADORES
EMENTA
CPU
CONTROLE POR
VARREDURA E POR
INTERRUPÇÃO E
CIRCUITO
MEMORIA
INTERFACE PARA
DISPOSITIVOS DE E/S
CONTROLADORES DE
DISPOSITIVO DE E/S
ARQUITETURA DE COMPUTADORES
BIBLIOGRAFIA
ARQUITETURA E ORGANIZAÇÃO DE COMPUTADORES
WILLIAM STALLINGS
PRENTICE-HALL
UM GUIA PREATICO DE HARDWARE E INTERFACEAMENTO
R. ZELENOVSKY ª MENDONÇA
ARQUITETURA DE COMPUTADORES
COMPUTADOR
MEMORIA
CPU
INSTRUÇÕES
E/S
ARQUITETURA DE COMPUTADORES
MEMORIA
BARRAMENTO
DE
ENDEREÇO
BARRAMENTO
DE
CONTROLE ( RD,WR)
UNIDADE
UNIDADE
DECODICADORA
DE ARMAZENAMENTO
BARRAMENTO
DE
DADO
ARQUITETURA DE COMPUTADORES
EXERCICIO 1
A.
B.
C.
PROJETE UM MODULO DE
MEMORIA 8 X 8 USANDO O
DECODIFICADOR , O LATCH DA
FIGURA AO LADO E GATES,
SABENDO QUE OS SINAIS DE
CONTROLE SÃO ATIVOS EM
NIVEL 0.
PROJETE UMA MEMORIA 16 X 8
USANDO O MODULO PROJETADO
NO ITEM A.
PROJETE UMA MEMORIA 8 X 16
USANDO O MODULO PROJETADO
NO ITEM A.
I0
#O0
I0
O0
I1
#O1
I1
O1
I2
#02
I2
02
#O3
I3
O3
#O4
I4
O4
#E
#O5
O5
#E
#O6
I5 LATCH
I6
E
#07
I7
DEC
STB
#OE
O6
07
ARQUITETURA DE COMPUTADORES
FUNÇÃO
DA CPU ?
CPU
UNIDADE
UNIDADE
DE
DE ARMAZENAMENTO
CONTROLE
UNIDADE
INSTRUÇÕES
ARITMETICA LOGICA
INSTRUÇÕES
UNIDADE
INSTRUÇÕES
DE BARRAMENTO
E/S
MEMORIA
INSTRUÇÕES
BUSCAR E
EXECUTAR AS
INSTRUÇÕES
PREVIAMENTE
ARMAZENADAS
NA MEMORIA
ARQUITETURA DE COMPUTADORES
BUSCA E EXECUCÃO DE INSTRUÇÃO
ETAPAS NECESSARIAS
BUSCA DA INSTRUÇÃO NA MEMORIA
INTERPRETAÇÃO DA INSTRUÇÃO
BUSCA DE DADO *
EXECUÇÃO DA INSTRUÇÃO
ARMAZENAMENTO DO DADO *
* DEPENDE DA INSTRUÇÃO
CPU FICA REPETINDO CICLOS
DE INSTRUÇÃO
CICLO
DE
INSTRUÇÃO
ARQUITETURA DE COMPUTADORES
IMPLEMENTAÇÃO DAS ETAPAS
BUSCA DA INSTRUÇÃO NA MEMORIA
CPU
UNIDADE
DE
REG[S
PC
IR
CONTROLE
1
6
UNID.
DE
BUS
2
MEMORIA
B.END.
INSTRUÇÃO
5
B.DADOS
RD
ALU
4
3
WR
DADO
ARQUITETURA DE COMPUTADORES
IMPLEMENTAÇÃO DAS ETAPAS
INTERPRETAÇÃO DA INSTRUÇÃO
CPU
UNIDADE
REG[S
PC
DE
IR
MEMORIA
UNID.
DE
1
B.END.
BUS
INSTRUÇÃ
O
CONTROLE
3?
2
B.DADOS
RD
ALU
WR
DADO
ARQUITETURA DE COMPUTADORES
IMPLEMENTAÇÃO DAS ETAPAS
BUSCA DE DADOS
CPU
UNIDADE
DE
REG[S
UNID.
PC
DE
IR
CONTROLE
DC
A
BUS
1
6
2
B.END.
INSTRUÇÃO
5
B.DADOS
RD
ALU
MEMORIA
3
WR
DADO
4
ARQUITETURA DE COMPUTADORES
IMPLEMENTAÇÃO DAS ETAPAS
EXECUÇÃO DA INSTRUÇÃO
CPU
UNIDADE
DE
REG´s
PC
DE
IR
CONTROLE
MEMORIA
UNID.
B.END.
BUS
INSTRUÇÃO
DC
A
B
1 3
B.DADOS
RD
ALU
2
WR
DADO
ARQUITETURA DE COMPUTADORES
IMPLEMENTAÇÃO DAS ETAPAS
ARMAZENAMENTO DE DADO
CPU
UNIDADE
DE
REG[S
UNID.
PC
DE
IR
CONTROLE
DC
A
B
BUS
1
3
2
MEMORIA
B.END.
INSTRUÇÃO
4
B.DADOS
RD
ALU
WR
5
DADO
6
ARQUITETURA DE COMPUTADORES
SEQUENCIAMENTO DAS ETAPAS
SEQUENCIAMENTO DAS ETAPAS
CPU
UNIDADE
REG[S
PC
DE
IR
CONTROLE
MEMORIA
UNID.
DE
B.END.
BUS
INSTRUÇÃO
DC
A
1
B.DADOS
RD
ALU
WR
DADO
ARQUITETURA DE COMPUTADORES
REPETIÇÃO DO CICLO DE
INSTRUÇÃO
INCREMENTA PC
CPU
UNIDADE
DE
REG[S
PC
IR
CONTROLE
MEMORIA
UNID.
1 3
DE
B.END.
BUS
INSTRUÇÃO
DC
A
B.DADOS
RD
ALU
+1
2
WR
DADO
ARQUITETURA DE COMPUTADORES
REPETIÇÃO DO CICLO DE
INSTRUÇÃO
INSTRU;ÁO ATUAL FORNECE O ENDERE;O DA PROXIMA
CPU
UNIDADE
DE
REG[S
PC
IR
CONTROLE
MEMORIA
UNID.
2
1
DE
B.END.
BUS
INSTRUÇÃO
DC
A
B.DADOS
RD
ALU
WR
DADO
ARQUITETURA DE COMPUTADORES
DISTINÇÃO ENTRE CPU´s
CPU
SEGMENTAÇÃO
UNIDADE
PAGINAÇÃO
REG´s
DE
INTERLIGAÇÃO
CONTROLE
NUMERO
TAMANHO
TECNOLOGIA
TECNOLOGIA
CISC
RISC
PIPELINE
ALU
NUMERO
TAMANHO
TECNOLOGIA
NUMERO DE
OPERAÇÕES
CACHE
MEMORIA
UNID.
DE
B.END.
BUS
PIPELINE
INSTRUÇÃO
B.DADOS
RD
WR
DADO
ARQUITETURA DE COMPUTADORES
EXEMPLO DE CPU (8080 –
)
SIMPLIFICADA
16
R.END
B.END
PC DC SP
A
B
B.DADOS
REG´s
RA
CONTR. CONEXÃO
VI
IR
T1 T2
MEMORIA
8
R.DADOS
FC
ALU
16 BITS
8 BITS
1 BIT
UNID. DE
INTERFACE
UNID. DE CONTROLE
RD
WR
ARQUITETURA DE COMPUTADORES
EXEMPLO DE CPU (8088 –
B. 1
X16
16
CS DS
ES SS
RASC1
+
20
T3
8
IP
SP
R.END
B.END
B. 2
B.DADOS
)
SIMPLIFICADA
SI
DI
16
RASC2
UNID.
=,
+1, 1
AX
BX
CX
DX
REG´s
T2
DE
IR
INTERF.
8
ALU
FC
20 BITS
T1
B. 4
8
1 BIT
B. 3
R.DADOS
16 BITS
8 BITS
MEMORIA
UNID. DE CONTROLE
RD
WR
ARQUITETURA DE COMPUTADORES
EXERCICIO 2
4
4
AIN
CIN
BIN
ALU
COUT
PROJETE A CPU 8080 USANDO OS
CI´s ABAIXO, PORTAS
LOGICAS E DESTAQUE OS
SINAIS DE CONTROLE DE
CONEXÃO.
4
FIN
SOUT
4
I0
O0
I0
O0
I1
O1
I1
O1
I2
02
I2
02
I3
O3
I3
O3
I4
O4
I4
O4
O5
I5
O5
I5
3S
FIN FUNC
FIN FUNC
REG O6
#A
O6
I6
0
I6
8
#(A+B)
07
A.B
07
I7
1
I7
9
A + (#B + 1)
2
A+B (LOGICA)
#OE
A
A XOR B
3
A
B
#(A XOR B)
4
A + B + CIN
D
5
A + B (ARITM.) C
B
D
#B
CLK
6
A +1
E
A +CIN
7
#(A.B)
F
B + CIN
CLK
#OE
Q
#Q
FFD