Transcript 以0.18-μm製程模擬四級差動雙延遲環形壓控振盪器

崑山科技大學 電子工程系
99學年度 學生實務專題成果展
中文題目：
以0.18-μm製程模擬四級差動雙延遲環形壓控振盪器
組員:曾世鎰、侯政豪
在現在的電子及通訊電路中，鎖相迴路(PLL)是一種常見且在無線通訊系統中，
受到相當廣泛運用的電路，其中鎖相迴路裡的核心電路就是壓控振盪器(VCO)，然
而壓控振盪器容易受到環境的影響(如電源電壓變化時的穩定度、環境溫度變化時
的穩定度、外界磁場與振動的影響)以及電路本身的雜訊影響，使得振盪訊號在頻
譜上發生偏移或是相位雜訊太大，而這些情形將會影響到鎖相迴路無法進行相位鎖
定與輸出波形的跳動。
所以對於壓控振盪器而言，如何設計出一個達到穩定且低雜訊、線性調變頻率、
對電源與溫度的穩定度、低功率消耗及高頻化是目前研究的趨勢，一般情況下，振
盪器可分為LC振盪器與環形振盪器兩種。LC振盪器的優勢在於Q值較高相位雜訊
比較好，而環形振盪器面積小，不需要使用到電感與電容，相對的可積體化程度較
高，因此各有各的優缺點。
2.電路架構與動作原理
我們使用四級差動雙延遲環型壓控振盪器，圖一為單顆延遲單元，圖二由四級
差動雙延遲單元組成振盪器，圖二中間的輸出、入線為主迴路(紅色粗線)；此主迴
路中每個延遲單元正輸出傳遞給下一級負的輸入，每個延遲單元負輸出傳遞給下一
級正的輸入，如此造成H、L的改變形成主要振盪的結果。
圖二除中間兩條主要的延遲線以外黑色細線，其為負回授(Negative Skew)，
目的是為了加速頻率，提供更多相位變化與降低相位雜訊。
此振盪器是一個對稱的架構。振盪器的頻率是由PMOS電晶體的W值、NMOS電晶
體的W值來決定電路輸出頻率的快慢。在此篇論文裡，我們將提出各種模擬數據結
果，來證明這樣的振盪器為有用的、且容易設計與高靈活的特性。
圖二我們將整個電路分成兩個部份，振盪器部分與Super Buffer，在主電路部
份四級差動雙延遲壓控環型振盪器主要是產生頻率，我們將給一個Vctrl控制電壓
來做調變，而Super Buffer給一個定電壓VDD，這部份主要是將接收到的訊號加以
放大，考慮到負載的關係，加此Buffer來推動。進而探討電壓-頻率曲線圖、電壓功率曲線圖、相位雜訊圖及輸出功率圖的模擬結果。
考慮到在量測時的負載效應，所以最後在輸出點(out)作虛擬負載電路，圖三
C1是晶片中的DC BLOCK大電容、C2是模擬IC PAD 所產生的寄生效應、L是預估頻率
高時的導線電感效應、最後的R為輸出阻抗匹配(配合高頻測試儀器，標準值為
50Ω)。
圖四是當Vctrl為0.9伏特VDD為1.8伏特時，輸出頻率為3.372 GHz，圖五是
Vctrl與VDD都為1.8伏特時，輸出頻率為 2.272 GHz輸出波形如下圖所示。
圖四、圖五皆為Post-Layout Simulation
圖六為電壓-頻率曲線圖，圖中的有FF、TT、SS三條曲線，此三條曲線各自代表Hspice 用PMOS 與NMOS 採Fast Fast (FF)模式、Typical Typical (TT) 模式跟Slow
Slow (SS) 模式三種狀態來模擬並且將結果製作成圖表。依圖六我們可以看出Vctrl
的電壓愈大輸出頻率愈小，反之則反是；此結果與前面原理的推斷相吻合。
由圖六可得知我們模擬的結果符合理論，理論上Fast Fast (FF)所得的頻率＞比
Typical Typical (TT) 所得的頻率＞Slow Slow (SS) 所得的頻率，我們圖一電壓分
別從0.9V 模擬到1.8V，每增加0.1V 模擬一次，一個好的VCO 曲線會呈現良好的線性
關係，FF與SS 0.8 V啟振，TT 0.9 V啟振。
此振盪器輸出頻率從2.272 GHz到3.372 GHz，所加在Vctrl的電壓分別為0.9伏特到
1.8伏特，輸出頻率比起其他以發表的壓控振盪器的調頻範圍還要寬很多(表I)。
電壓-消耗功率
圖七為電壓-功率曲線圖，圖中的有FF、TT、SS三條曲線，此三條曲線各自代表Hspice 用Fast Fast(FF)、Typical Typical (TT)跟Slow Slow (SS)三種狀態來模擬
並且將結果製作成圖表。
由圖七可以得知我們模擬的結果符合理論，理論上Fast Fast (FF)的消耗功率＞
Typical Typical (TT)消耗功率＞Slow Slow (SS) 的消耗功率，且消耗功率會跟頻
率成正比如公式所示PDD = fCV2DD[3]，一個好的PDD 曲線會呈現圓滑的曲線向上延伸。
此振盪器的總消耗功率在Vctrl等於VDD(1.8 V)時，其值為 30.31 mW，此值為一合理
的大小。
圖九為此振盪器的輸出功率為5.461 dBm，足夠來推動下一級，一般需求是-5dBm以上
就可以。
圖四： Vctrl為0.9伏特VDD為
1.8伏特的輸出波形
圖二:四級差動雙延遲環形壓控振盪器
-
VDD
+2
+1
-1
-2
圖一:單顆延遲電路↑
out
C1
C2
Vctrl
L
VoutVout+
+2
+1
-1
-2
Vctrl
VoutVout+
+2
+1
-1
-2
Vctrl
VoutVout+
+2
+1
-1
-2
Vout
Vout-
40
FF -----------TT -----------SS ------------
36.85
36
32
30.31
27.87
28
24
23.03
25.72
20
19.27
16
0.8
1
1.2
1.4
1.6
1.8
Vctrl(v)
Buffer
Vout+
Vctrl
電圖
壓七
：
消
耗
功
率
曲
線
圖
-
電圖
壓六
頻：
率
曲
線
圖
圖五： Vctrl與 VDD都為
1.8伏特的輸出波形
Dissipation(mW)
1. 研究目的
GND
Vout
R
←圖三:負載電路
GND
由圖一可以看出Vout+與Vout-互為反相且與下一級Vin-、Vin+連結在一起因此
會產生H、L的變化，此為主迴路延遲產生的振盪，理論上兩級以上不一定要為奇數
級皆可產生振盪，然後次要的迴路是由負回授來形成主要是產生更多的相位選擇以
z提高頻率輸出與降低相位雜訊之雙重優點。
圖一中M3、M4、M5、M6提供Latch(拴鎖)程度，Vctrl愈大Latch愈大，則輸出
頻率愈小；反之則反是。
此雙延遲振盪器電路的優點：
對Vdd，GND產生的Noise有較高抵抗力，且無ECL架構，可以免去1/f之Noise。
輸出全擺幅。
輸出頻率高且寬。
圖八： 相位雜訊圖
圖九： 輸出功率圖
3.模擬結果
在這篇論文裡，我們使用H-Spice和Advanced Design System (ADS)這兩套軟
體，以及TSMC 0.18μm製程model來模擬圖一的電路，我們使用的元件有PMOS(電晶
體)、NMOS(電晶體)、CMOS反相器，其中所有MOS 的通道長度(L=0.18μm)、PMOS的寬
度、NMOS的寬度依不同需求有不同的寬度。
圖十： 此振盪器佈局圖
圖十一: 此振盪器核心電路佈局圖