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2 Die Peripherie des µ-Controllers
Mikrocomputertechnik
1
Stand Oktober 2007
Herzlich Willkommen
Jürgen Walter
Prof. J. Walter
Mikrocomputertechnik
4
D
2
C
3
5
Q
74F74
Ke nnze ichnung
6
Q
1
/R
2
Stand Oktober 2007
Pin 14 = Vcc
/S
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Abb. 2.1 Logisches Symbol D-Kippglied - Foto
Pin 1
Pin 7 = GND
3
H
H
H
H
Clock
X
X
X
L
Daten
X
X
X
H
L
X
H
X
X
Ausgänge
Q
H
L
H*
H
L
/Q
L
H
H*
L
H
kein Wechsel kein Wechsel
kein Wechsel kein Wechsel
kein Wechsel kein Wechsel
Stand Oktober 2007
/Set
L
H
L
H
H
H
Eingänge
/Reset
H
L
L
H
H
H
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Tabelle 2.1 Wahrheitstabelle D-Flip-Flop (Motorola)
Abb. 2.2 Impulsdiagramm für D-Flip-Flop (Funktion)
Stand Oktober 2007
T=C
D
/Set
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1 µs
/Reset
Q *
* Falls /Set und /Reset gleichzeitig auf H gehen ( Einschalten ), ist
der Zustand für Q nicht definiert !
4
t
Clock
90%
50%
10%
t
V CC
GND
w
1/ f
t
PLH
max
t
PHL
Q oder /Q
t
t
TLH
5
tf
THL
Stand Oktober 2007
tr
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Bild 2.3 verfeinertes Impulsdiagramm D-Flip-Flop
tPLH
tPHL
fmax
tr
tTLH
tTHL
6
time propagation
low - high
high - low
max frequency
rise time
Output rise time
low - high
Output fall time
high - low
Bedeutung
Impulsbreite des Clocks, bei symmetrischem Signal
ist die Clockperiodendauer doppelt so lang wie die
Impulsbreite
Ausbreitungszeit des Signals bzw.Signallaufzeit bis
der Ausgang aufgrund einer Änderung des Clocks
und des D-Eingangs wirksam wird
Maximale Frequenz
Anstiegszeit
Anstiegsgeschwindigkeit des Ausgangs
Abfallgeschwindigkeit des Ausgangs
Stand Oktober 2007
Abkürz- Erklärung
ung
englisch
tw
time width
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Tabelle 2.2 Erklärung der Abkürzungen für Timing
D-Flip-Flop
/Set oder
/Reset
V CC
w
50%
t
PHL
Q oder /Q
50%
Q oder /Q
50%
t
t
PLH
rec
V
Clock
50%
GND
7
Stand Oktober 2007
t
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Abb. 2.4 Verfeinertes Impulsdiagramm für Setzen Rücksetzen - Ausgang Q
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8
t
su
Clock
Stand Oktober 2007
gültig
Daten
t
h
50%
V CC
GND
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Abb. 2.5 Verfeinertes Impulsdiagramm für Daten Clock
tw
fmax
tPLH
tPHL
tsu
th
trec
9
Parameter
Min
Versorgungsspannung
4,5
Gleichspannungsein/-ausgang
0
Typische Eingangsanstieg und -abfallzeit (4,5
V)
Kleinste Impulsweite für Takt - Clock
3
Größte Taktfrequenz
145
Propagation Delay Verzögerungszeit für L zu 3
H
Propagation Delay Verzögerungszeit für H 3
zu L
Setup time, Daten für Clock
1
Hold time, Clock zu Daten
-0,5
Recovery Time, Set oder Reset Inactive
-2,5
Clock
Typ
5
Max
5,5
Vcc
Unit
V
V
ns/V
5
40
200
5,5
9,5
ns
MHz
ns
6
10
ns
0
3
1,0
0
ns
ns
ns
Stand Oktober 2007
Symbol
Vcc
GND
tr, tf
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Tabelle 2.3 FACT Logikbausteine
(aus Datenbuch für FACT-Bausteine)
10
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1
D
2
Stand Oktober 2007
/OE
3
Y
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Abb. 2.6 Logisches Diagramm für 3-State-Ausgang und
Fotografie
11
Eingänge
74126
Ausgang
D
OE
Y
0
0
0
0
1
0
1
0
1
1
1
1
x
1
Z
x
0
Z
Stand Oktober 2007
Eingänge 7412 Ausgang
5
D
/OE
Y
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Tabelle 2.4 und 2.5 Wahrheitstabelle für 3-StateRegister 74125 / 74126
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CP
CP
D
Q
/Q
/OE
O0
Stand Oktober 2007
D0
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Abb. 2.7 Logisches Diagramm 3-State-Register
D3
D4
D5
D6
D7
CP
CP
D
CP
D
CP
D
CP
D
CP
D
CP
D
CP
D
CP
D
Q
/Q
Q
/Q
Q
/Q
Q
/Q
Q
/Q
Q
/Q
Q
/Q
Q
/Q
/OE
O0
13
D2
D1
O1
O2
O3
O4
O5
O6
O7
Stand Oktober 2007
D0
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Bild 2.8 Interner Aufbau des 3-State-Register 74F374
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Bild 2.9 Logisches Symbol -3-State-Register und Foto
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Eingänge
/OE
H
Qn
L
Daten
Dn
H
L
L
L
X
Z
X
H
Stand Oktober 2007
Clock
Ausgänge
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Tabelle 2.6 Wahrheitstafel für Register
16
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Stand Oktober 2007
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Bild 2.10 Logisches Symbol 3-State-Register und Foto
17
Daten Dn
H
L
X
Ausgänge
Qn
H
L
NO
CHANGE
H
X
X
Z
Stand Oktober 2007
/OE
L
L
L
Eingänge
LE
H
H
L
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Tabelle 2.7 Wahrheitstafel Latch
Vcc
Stand Oktober 2007
System 1
1010 0101
Schreibe1
/OE
Vcc
/OE_L1
Register
CP_L1
Vcc
/OE_S2
Register
CP_S2
Vcc
Lese2
/RD
xxxx xxxx
System 2
18
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Abb. 2.11 Blockbild für einfache Datenübergabe von
System 1 zu System 2
19
Schreibe1
aus
ein
ein
ein
aus
aus
aus
aus
aus
aus
aus
aus
CP_L1
aus
aus
ein
aus
aus
aus
aus
aus
aus
aus
aus
aus
/OE_L1
aus
aus
aus
aus
aus
ein
ein
ein
aus
aus
aus
aus
CP_S2
aus
aus
aus
aus
aus
aus
ein
aus
aus
aus
aus
aus
/OE_S2
aus
aus
aus
aus
aus
aus
aus
aus
aus
ein
ein
aus
Lese2
aus
aus
aus
aus
aus
aus
aus
aus
aus
aus
ein
aus
Daten-Ort
System 1
vor Register 1
vor Register 1
Übernahme
in Register 1
auf Bus
vor Register 2
Übernahme
vor System2
vor System2
in System 2
Stand Oktober 2007
Schritt Nr.
1
2
3
4
5
6
7
8
9
10
11
12
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Tabelle 2.8 Datenübergabe
System 1
Lese1
/RD
Schreibe1
1010 0101
/WR
Vcc
Vcc
/OE_L1
Register
CP_L1
/OE_S1
Register
CP_S1
Vcc
Vcc
/OE_L2
Register
CP_L2
/OE_S2
Register
CP_S2
Vcc
Lese2
Schreibe2
20
Stand Oktober 2007
Vcc
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Bild 2.12 Blockbild für bidirektionale Datenübergabe
von System 1 zu System 2
/RD
0011 1100
/WR
System 2
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Stand Oktober 2007
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Bild 2.13 Logisches Symbol 1 aus 4 Decoders Foto
22
Bedeutung
A0,A1
Adress Inputs
/E
Enable Inputs
/O0,/O1,/O2,/O3
Outputs
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Pin
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Tabelle 2.9 Pin Namen
23
Outputs
/E
A1
A0
/O0
/O1
/O2
/O3
H
X
X
H
H
H
H
L
L
L
L
H
H
H
L
L
H
H
L
H
H
L
H
L
H
H
L
H
L
H
H
H
H
H
L
Stand Oktober 2007
Inputs
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Tabelle 2.10 Wahrheitstabelle für einen Adressdecoder
(Baustein 74LS139)
Bild 2.14 Blockschaltbild – EURO_535
Low-Byte-Adresse / Datum
AdressLatch
Low-Byte-Adresse
Eprom
ALE
Port 2
J2
J3,8
High-Byte-Adresse
Microcontroller
CE
OE
VAGND
VAREF
Port 1
AN
Port 6
PSEN
RAM
Port
5
Port
4
Port
3
J1
WR / P3.6
CS
OE
WE
A15
RD / P3.7
AdressLogik
J 4 ,5 ,6 ,7
RxD / P3.0
Steckerleiste
TxD / P3.1
P1.1
P1.2
P1.3
P3.2
P3.3
V24T reiber
PC
V24T reiber
PC
P3.4
R2OUT / P1.4
T1 T2 T3 L1 L2 L3
24
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80535
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Port 0
T asten / Leuchten
T2IN / P4.7
Bild 2.15 Aufbau der EURO_535-Platine
25
Quarz
Prozessor
DIP-Switches
Taster
+5VAnschluß
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VG-Leiste
Latch
RAM
ROM
RESET
Serielle
Schnittstelle
Adress-
t1
Port 0
1010 0101
1010 0101
1010 0101
ALE
1
latch
xxxx xxxx
Adress-
t2
Port 0
xxxx xxxx
1010 0101
1010 0101
ALE
0
latch
1011 1101
Adress-
t3
Port 0
1010 0101
1010 0101
ALE
26
1011 1101
0
latch
Stand Oktober 2007
1010 0101
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Abb. 2.16 Ablauf der zeitgemultiplexten Adress-DatenZustände
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Nibble A Nibble B
Select
A A A A
0 1 2 3
B B B B
0 1 2 3
74F257
OE
Y Y Y Y
0 1 2 3
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Abb. 2.17 2x4 Multiplexer und Fotografie
28
Select
X
L
H
Ausgänge
Qn
Z
A0-A3
B0-B3
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Eingänge
/OE
H
L
L
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Tabelle 2.11 Wahrheitstabelle Multiplexer
29
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