Transcript XVIII. RANGKAIAN REGISTER DAN COUNTER A. SHIFT REGISTER Flop

XVIII. RANGKAIAN REGISTER DAN COUNTER
A. SHIFT REGISTER
Shift register terdiri dari deretan FlipFlop yang saling dikoneksikan dan
masing-masing
Flip-Flop
menyimpan
informasi 1 bit yang dapat digeser dari
satu Flip-Flop ke Flip-Flop yang lain
sesuai dengan pulsa clock.
Kegunaan register antara lain :
1. Temporary memory,temporary
storage.
2. Menggeser informasi memory.
3. Mengubah data parallel.
Lanjutan ……
Counter pada dasarnya adalah register yang
berjalan melalui urutan keadaaan yang sudah
ditentukan terlebih dahulu dengan datangnya
pulsa
clock.
Gerbang
pada
counter
dihubungkan dengan cara sedemikian rupa
untuk menghasilkan urutan keadaan linier di
dalam register. Meskipun counter adalah tipe
khusus dari register tetapi biasanya untuk
membedakan digunakan nama counter
B.
SERIAL - IN PARALLEL - OUT
Contoh dengan D – FF
Tabel kebenaran
Input
Pulsa
Serial Clock
1
0
1
1
0
0
1
2
3
4
5
6
OUTPUT
Q1
Q2
Q3
Q4
1
0
1
1
0
0
0
1
0
1
1
0
0
0
1
0
1
1
0
0
0
1
0
1
Gambar Rangkaian Logikanya
Q1
Serial - IN
D
FF1
Clock
Clear (Reset)
Q2
D
FF2
Q3
D
FF3
Q4
D
FF4
C.
PARALLEL – IN SERIAL - OUT
Contoh dengan D - FF
A
B
C
D2 Q2
D3 Q3
D
Data Clock
D1
Clock
Cara Kerja
Q1
D4
Serial
Out
XIX. RANGKAIAN REGISTER DAN COUNTER
Ada 3 macam jenis shift register counter
a. Ring Counter
b. Twisted Ring Counter (Switch-tail Ring
Counter /Johnson/Moebuis Counter )
c. Maximum Length Shift Counter
Penentuan kode biner untuk Ring Counter
dan Twisted Ring Counter adalah tetap.
A. PERANGCANGAN RING COUNTER
Contoh untuk Ring Counter 3 bit,
memiliki diagram keadaan sebagai berikut
a
100/100
d
110/XXX
g
111/XXX
b
010/010
e
011/XXX
h
000/XXX
c
001/001
Urutan hitungan utama
f
101/XXX
Keadaan ilaegal/tidak digunakan
Untuk Ring Counter dengan n Flep – Flop ( 3 FlepFlop untuk contoh diatas ) jumlah keadaan di urut
kan hitungan utama adalah n ( 3 untuk contoh di
atas ) berarti ada ada 2n–n ( 5 untuk contoh diatas)
keadaan yang tidak digunakan.
Rangkaian Ring Counter, dengan state diagram
seperti diatas, tidak bersifat self corecting, dan
keadaan illegalnya tak akan menemukan urutan
hitungan utamanya.
Untuk rangkaian dengan diagram keadaan yang
memiliki illegal state recovery, dapat dilakukan
dengan memberikan distribusi DA = AB. Misalkan,
Jika memasuki keadaan 011, kedaan berikutnya
menjadi 101, tanpa recovery.
Dengan menggunakan rangkaian recovery, signal
umpan balik untuk keadaan berikutnya menjadi
001, termasuk pada urutan hitungan utama.
Berikut ini adalah contoh Ring Counter dengan
Illegal State recovery
0000
1000
1001
0100
1010
0010
0101
0001
0011
1011
0111
0110
1100
1101
1110
1111
Ring Counter diatas adalah Ring Counter 4bit, jadi
Memiliki 4 keadaan pada urutan hitungan utama,
dan memiliki keadaan illegal sebanyak 2n – n = 12
keadaan. Perancangan untuk membuat rangkaian
Ring Counter dapat anda lakukan sendiri.
B. PERANCANGAN TWISTED RING COUNTER
Contoh untuk Ring Counter 3 bit, memiliki
diagram keadaan sebagai berikut :
a
100
b
110
g
010
c
111
h
101
d
011
Keadaan illegal
e
001
f
000
Urutan hitungan utama
Untuk n Flep - Flop disusun menjadi Twisted Ring
Counter, jumlah keadaan pada urutan hitungan
Utama adalah 2n, sehingga akan ada 2n – 2n
keadaan illegal. Misalkan untuk Twisted Ring
Counter 3 bit, maka ada 6 keadaan pada urutan
hitungan utama, 2 keadaan illegal.
Dari diagram keadaan untuk Twisted Ring Counter
Dapat diturunkan Tabel eksitasi sebagai berikut :
Tabel eksitasi
PS
A B C
NS
A B C
0
0
0
0
1
1
1
1
1
0
1
0
1
0
1
0
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
OUTPUT D - FF
DA
DB
DC
1
0
1
0
1
0
1
0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
Peta - K
Dengan Peta – K diperoleh
A’
A
B’C’
B’C
BC
BC’
100
110
000
010
001
011
101
111
dan persamaan eksitasi menjadi :
DA = (BC)’ + B’C = C’
Db = A
Dc = B
Gambar Rangkaian Digital
A’
A
D – FF
A
Da
Clock
B’
B
D – FF
B
Db
C’
C
D – FF
C
Dc
Dari rangkaian digital tersebut anda lakukan
pengujian untuk 3 bit Twisted Ring Counter. Dari
hasil pengujian rangkaian Digital tersebut diatas
tidak memiliki kemampuan untuk I llegal state
recovery. Untuk membuat illegal state recovery;
maka eksitasi ke Da diubah menjadi Da = C + ABC
dan ini dapat anda kerjakan sendiri.
A
A’
A
B
B
Da
ac
B’
C’
C
C
Db
Dc
C. MAXIMUM LENGTH SHIFT COUNTER
Contoh maximum length shift Counter 3 bit:
a
100
b
010
c
101
h
010
d
110
e
111
Keadaan illegal
f
011
g
001
Urutan hitungan utama
Untuk n Flip – Flop, jumlah keadaan di urutan
hitungan utama ada sebanyak 2n – 1 dan 1 keadaan
illegal, jika n = 4 maka urutan hitungan utama
adalah 24-1 = 15 keadaan dan 1 keadaan illegalnya
adalah 1. Jika rangkaian berada pada keadaan
0000, rangkaian tidak bisa recovery. Satu metode
untuk illegal state recovery, termasuk mendecode
keadaan ini dan menggunakan output t erdecode
untuk memilah secara paralel 1111.
XX. RANGKAIAN REGISTER DAN COUNTER
A. ASYNCHRONOUS COUNTER
Counter dapat dibagi menjadi 2 kategori
yaitu pencacah asinkron (ripple counter)
dan pencacah sinkron. Pada pencacah
ripple perubahan keadaan output dari flipflop
digunakan
untuk
menyulut
(mentrigger)
flip-flop
lainnya.
Pada
pencacah sinkron pulsa clock input
dihubungkan dengan input CP dari semua
flip-flop.
Binary Ripple Counter
A4
A3
Q
J
K
A2
Q
J
K
A1
Q
J
K
Q
J
K
Clock
Pulse
1
Pencacah binary ripple terdiri dari hubungan seri 4 buah JK
flip-flop yang outputnya selalu di komplemen dengan cara
membuat input J dan K selalu 1. Flip-flop paling kanan yang
merupakan bit LSB menerima pulsa cacah dari clock pulse.
Tanda lingkaran pada input CP setiap flip-flop menandakan
bahwa output flip-flop akan berubah keadaan bila terjadi
perubahan keadaan dari 1 ke 0 pada input CP (negative edge
triggering).Perubahan keadan dari output flip-flop akan terjadi
mulai dari flip-flop paling kanan dan bergerak kearah kiri.
Output dari A2-A1 merupakan kode biner 4 bit yang akan
mencacah dari desimal 0-15. Pancacah seperti ini dinamakan
up counter. Untuk menghasilkan cacahan yang bergerak turun
atau mundur maka A4-A1 diambil dari Q’ setiap flip-flop dan
pencacah seperti ini disebut down counter.
BCD RIPPLE COUNTER
Pencacah BCD ripple hanya mencacah dari
desimal 0-9 atau kode biner 4 bit dari 000 –
1001. Untuk melaksanakan pencacahan seperti
ini binary ripple harus dimodifikasi untuk
manghasilkan output setiap flip-flop 0000
setelah terjadi keadaan 1001.
Q8
Q4
Q
J
Q’
K
Q2
Q
J
K
Q1
Q
J
K
Q
J
K
Clock
Pulse
1
Pada pencacahan BCD ripple diatas kondisi
untuk transisi keadaan dari setiap flip-flop
seperti berikut ini :
1. Q1 dikomplemen pada setiap perubahan
pulsa clock dari 1 ke 0.
2. Q2 dikomplemen jika Q8 = 0 dan Q1 berubah
dari 1 ke 0. Q2 di clear/reset jika Q8 = 1 dan
Q1 berubah dari 1 ke 0.
3. Q4 dikomplemen jika Q2 berubah dari 1 ke 0.
4. Q8 dikomplemen jika Q4 Q2 = 1 1 dan Q1
berubah dari 1 ke 0. Q8 di clear/reset jika
salah Q4 atau Q2 = 0 dan Q1 berubah dari 1
ke 0.
Timing diagram dari BCD ripple
digambarkan seperti di bawah ini.
counter
Clock
0
1
0
1
0
1
0
1
0
1
0
0
0
1
1
0
0
1
1
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
1
1
0
01
02
04
08
dapat
B. PERANCANGAN SYNCHRONOUS COUNTER
Counter sinkron menyimpan kode bilangan
biner dan numerik atau menurunkan
bilangan biner setiap terjadi clock. Counter
seringkali di jelaskan dengan banyaknya bit
( Flep-Flop ) yang terdapat didalamnya
seperti counter 3 bit. Sebuah counter dapat
dijelaskan dengan jumlah keadaan atau
counter bermodulus 5 ( juga disebut
counter pembagi 5 ).
Contoh 1.
Rancang 3 bit binary counter dengan T-FF,
dengan tabel eksitasi sebagai berikut :
Contoh 1. Tabel eksitasi
PS
A B C
NS
A B C
0
0
0
0
1
1
1
1
0
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
1
0
0
1
1
0
INPUT FF
TA
TB
TC
0
0
0
1
0
0
0
1
0
1
0
1
0
1
0
1
1
1
1
1
1
1
1
1
1
0
1
0
1
0
1
0
Persamaan eksitasi adalah
TA = BC
TB = C
TC = 1
Contoh 1. Gambar rangkaian digital
A’
A
T-FF
A
TA
B’
B
T-FF
B
TB
C’
C
T-FF
C
TC
CLK
“1”
Contoh 2. Buatlah counter dengan diagram
keadaan sebagai berikut
menggunakan JK-FF
000
001
010
111
100
011
Illegal State
Recovery
101
110
Contoh 2. Tabel eksitasi
PS
A B C
NS
A B C
JA
KA
JB
KB
JC
KC
0
0
0
0
1
1
1
1
0
0
1
1
1
1
0
0
0
0
1
1
X
X
X
X
X
X
X
X
0
0
1
1
0
1
X
X
0
1
X
X
X
X
1
1
X
X
1
1
1
X
0
X
1
X
0
X
X
1
X
1
X
1
X
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
0
0
1
0
0
1
0
0
0
1
0
0
0
INPUT JK - FF
Persamaan eksitasi adalah
JA = BC
KA = B
JB = C
KB = 1
JC = 1
KC = 1
Contoh 2. Gambar rangkaian logika
A’
A
JK - FF
A
KA
JA
B’
B
JK - FF
B
KB
JB
C’
C
JK - FF
C
KC JC
“1”
XX. RANGKAIAN REGISTER DAN COUNTER
B. BCD COUNTER
Perancangan
decode
counter,
untuk
menghitung dari 0 hingga 9 dan disebut
BCD Counter. Diperlukan 4 bit untuk
mencapai 9 ( 1001 ), jadi ada 16 keadaan,
10 keadaan diurutan hitungan utama dan 6
illegal state. Counter ini memiliki input
eksternal X, bila X = 1 Counter ini
menghitung naik dan bila X = 0 counter ini
menghitung turun.
Lanjutan …..
k,l,m
n,o,p
a/
0000
b/
0001
j/
1001
c/
0010
i/
1000
d/
0011
h/
0111
e/
0100
g/
0110
f/
0101
Dengan
K/1010
L/1011
M/1100
N/1101
O/1110
P/1111