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DDR3 SDRAM内存控制器研究与设计
陆彦珩
09300720291
指导老师：范益波
本课题研究的内容
•
•
•
•
•
•
DRAM发展历程概述
DDR3 SDRAM特性及基本操作
Altera DDR3 SDRAM控制器IP核研究
内存控制器后端设计
内存控制器前端设计
仿真结果
DRAM发展历程
I nt er nal Oper at i on Fr eq.
Ext er nal Cl ock Fr eq.
Dat a Bus Tr ansf er Rat e
133 MHz
533 MHz
1066 Mbps
Mem. Cor e
I / O Buf .
133 MHz
266 MHz
Mem. Cor e
I / O Buf .
133 MHz
133 MHz
Mem. Cor e
I / O Buf .
133 MHz
133 MHz
Mem. Cor e
I / O Buf .
DDR3- 1066
( PC3- 8500)
Pr ef et ch = 8bi t
DDR2- 533
533 Mbps
( PC2- 4200)
Pr ef et ch = 4bi t
DDR- 266
266 Mbps
( PC- 2100)
Pr ef et ch = 2bi t
SDR 133MHz
PC133
Pr ef et ch = 1bi t
133 Mbps
DDR3 SDRAM基本操作
指令
缩写
cs_n
ras_n
cas_n
we_n
A10
Load Mode Register
LMR
0
0
0
0
x
Auto Refresh
Precharge
Precharge All
REF
PRE
PREA
0
0
0
0
0
0
0
1
1
1
0
0
x
0
1
Activate
ACT
0
0
1
1
1
Write
WR
0
1
0
0
0
Write with
autoprecharge
WRA
0
1
0
0
1
Read
RD
0
1
0
1
0
RDA
0
1
0
1
1
ZQCL
ZQCS
NOP
DSEL
0
0
0
1
1
1
1
X
1
1
1
x
0
0
1
x
1
0
1
x
Read with
autoprecharge
ZQ Long
ZQ Short
No Operation
Deselect
地址
OpCode
x
Bank/x
x
Bank/
Row
Bank/
Col
Bank/
Col
Bank/
Col
Bank/
Col
x
x
x
x
Altera DDR3 SDRAM控制器IP核
Altera UniPHY物理接口模块图
系统应用框图
H.264 encoder
DAT_fifo
ADDR_fifo
AXI bus
data
Memory
Memory
control
Controller
Controller
Backend
Front-end
Mem_map
Arbiter
addr
addr
addr
cmd
data
DDR3
PHY
cmd
data
DDR3
SDRAM
H.264 encoder
存储器
控制器
结构
DAT_fifo
ADDR_fifo
AXI bus
控制器前端
•时钟域的转换
•接口协议转换
控制器后端
•控制器件初始化及自动刷新操作
•发送数据读写所需命令
物理接口
•调整操作时序
•完成时序自校准
data
Memory
Memory
control
Controller
Controller
Backend
Front-end
Mem_map
Arbiter
addr
addr
addr
cmd
data
DDR3
PHY
cmd
data
DDR3
SDRAM
行缓冲策略
Close page policy
• 尽可能保持行缓冲关闭
Open page policy
• 尽可能保持行缓冲打开
Cl ose Page Pol i cy Wr i t e :
ACT
NOP
WRA
NOP
D0
D1
Open Page Pol i cy Wr i t e :
Page Empt y
NOP
NOP
D2
( PRE)
NOP
NOP
( PRE)
NOP
NOP
D3
WRA
NOP
NOP
NOP
NOP
NOP
NOP
D0
D1
D2
D3
NOP
ACT
NOP
WR
NOP
NOP
NOP
D0
D1
D2
D3
Page Mi ss
Unknown
WR
NOP
NOP
NOP
Unknown
D0
D1
D2
D3
Open Page Pol i cy Wr i t e :
ACT
NOP
PRE
Page Hi t
Unknown
WR
NOP
NOP
NOP
WR
NOP
NOP
NOP
Unknown
D0
D1
D2
D3
D0
D1
D2
D3
Assume
Ct RCD
Ct RP
Ct DPL
BL( SDRAM)
CL
=
=
=
=
=
2
2
2
4
3
DDR3 SDRAM初始化原理
1、维持复位信号有效至少200微秒，拉高CKE(时钟使能)为高电平；
2、CKE变为低电平，10ns后复位信号失效，再等待500微秒，直到CKE变为高电平；
3、至少发送一个NOP(空操作)命令或DESEL(非选中)命令；
4、依次设置EMR2、EMR3、EMR1、EMR
5、执行ZQCL命令，进行ZQ校准；
6、等待锁相环相位锁定和ZQ校准完成。
基于close page policy的控制器后端模块框图
addr
command
init_ctl
DDR3_sig_ff
control
control
addr
ddr3_dqm
ref_ctl
ddr3_dqs
DDR3_ctl
status
cmd_ctl
control
dat_ctl
data
DDR3_dat_ff
data
基于close page policy的控制器后端状态机
c_ref
c_wait
ref_req
ddr3_mcb_i_ready
c_ready
c_ref_w
ddr3_mcb_bb&&
～ref_alert
c_rd_w
c_wr_w
c_act
ddr3_mcb_wr_n
c_rda
～ddr3_mcb_wr_n
c_act_w
c_wra
基于open page policy的控制器后端模块框图
addr
addr
command
row_ctl
init_ctl
DDR3_sig_ff
control
control
ddr3_dqm
ref_ctl
control
addr
ddr3_dqs
DDR3_ctl
status
cmd_ctl
control
dat_ctl
data
DDR3_dat_ff
data
基于open page policy的控制器后端状态机
c_prea
c_wait
ref_req
ddr3_mcb_i_ready
c_ready
c_ref
row_miss
c_prec
row_hit&&
～ddr3_mcb_wr_n
row_empty
row_hit&&
ddr3_mcb_wr_n
c_act
c_wr
c_rd
control
data
MCB interface
data
Two-port
SRAM
AXI bus
AXI
interface
H.264 encoder
控制器前端设计
data
control
addr
Memory
Controller
Backend
仿真结果
谢谢！
Q&A