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컴퓨터구조
Computer System Architecture
멀티미디어공학과 김해영
[email protected]
Computer System Architecture
멀티미디어공학과 김해영
제 1 장 서론 – 컴퓨터 개요
구성
Computer System Architecture
컴퓨터의 발달
컴퓨터의 분류
컴퓨터 시스템의 구성
프로그래밍 언어
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컴퓨터의 개요

컴퓨터의 정의
작성된 프로그램에 의해 입력 데이터를 받아
Application S/W
저장/ 처리해서 결과를 만들어 내도록 설계
제작된 신뢰성 있는 고속 전자 자료 처리
장치(Electronic Data Processing System)

컴퓨터 = 하드웨어(H/W) + 소프트웨어(S/W)

프로그램(S/W)
API
Operating System
 명령어(instruction)의 집합
 소프트웨어 = Program + Data
 응용 소프트웨어(Application S/W )
DB, Word processor, Spread Sheet
 시스템 소프트웨어(System S/W )
 OS, Firmware, Compiler, Device Driver 등

Computer System Architecture
ROM BIOS
Computer H/W
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컴퓨터의 개요

continued
컴퓨터 하드웨어
 CPU
 Memory
Program Memory(ROM)
 Data Memory(RAM)
 I/O Device
 Interface: 8251 SIO, 8255
PIO, 6845 CRTC, 8272
FDC, 8237 DMAC, 8279 KDI
 Input Device: Keyboard,
Mouse, Scanner
 Output Device: Printer,
Plotter, Display
 Storage Device(I/O): FDD,
HDD, MOD

Computer System Architecture
Memory
CPU
Input
Device
Interface
Output
Device
Block Diagram of a digital Computer
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컴퓨터의 발달
continued
 컴퓨터의 세대별 특징(1)
구분
하드웨어특징
소프트웨어특징
제 1세대
제 2세대
제 3세대
제 4세대
제 5세대
진공관
트랜지스터
집적회로
LSI
마이크로프로세서
VLSI
일괄처리
다중프로그래밍
온라인 실시간
처리
시분할 처리
인공지능
전문가시스템
인공지능
병렬처리
자연언어처리
 Von Neumann 컴퓨터 구조
연
산
장
치
Computer System Architecture
기억장치
제어 유니트
(Control Unit)
입
출
력
장
치
프로그램 내장 개념
(Stored program concept) :
프로그램이 데이터와 함께
기억장치에 저장
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컴퓨터의 발달
 컴퓨터의 세대별 특징(2)
제1세대
하드웨어 개발에 중점
- 진공관 열화에 의한 냉각 장치의 필요
- 기억장치: 수은 지연 회로 및 자기 드럼
- 프로그램: 기계어, 어셈블리 언어
-실현: 군사용, 30t, 진공관 17,468개 사용
- 대표 시스템: ENIAC
제2세대
-
기억 용량과 처리 속도에 중점
-
컴퓨터 응용 범위의 확장 및 병렬성, PC 등장.
기억장치: 고밀도 집적 회로(LSI), 소형화
프로그램: 특수 목적의 프로그램, 다양한 응용
실현: 마이크로프로세서, 가상기억체제와 캐시
대표 시스템: IBM사370, IBM PC/XT, PC/AT
신뢰성과 소프트웨어 개발에 중점
진공관을 트랜지스터로 대치, 외형의 크기, 열의 발생이 대폭 감소
기억장치: 자기 코어
프로그램: 고급언어 개발(COBOL, FORTRAN 등)
실현: 온라인 실시간 처리, 다중 프로그래밍, 운영체제
대표 시스템: IBM 7904, PDP-1, Univac LARC
제3세대
-
제4세대
멀티 프로그래밍과
마이크로 프로그램 제어
집적회로(IC)사용, 소프트웨어 산업의 태동
기억장치: 집적 회로
프로그램: 호환성을 고려한 컴퓨터 시리즈 출현
실현: 시분할 처리, 파이프라인, 캐쉬 메모리
대표 시스템: IBM 360-370, ASC, PDP-8
Computer System Architecture
제5세대
고도 병렬처리(MPP)에 중점
-
새로운 응용과 이기종 프로세싱, VLSI 사용
기억장치: ULSI/VHSIC
프로그램: 대규모의 문제 처리 프로그램
대표 시스템: Fujitsu(VPP500), Cray(MPP)
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컴퓨터의 분류
Computer System Architecture
자료표현에
따른 분류
○ 디지털 컴퓨터
○ 아날로그 컴퓨터
○ 하이브리드 컴퓨터
사용목적에
따른 분류
○ 전용 컴퓨터
○ 범용 컴퓨터
처리성능과
규모에
따른 분류
○
○
○
○
처리방법에
따른 분류
○ 일괄처리 컴퓨터
○ 실시간처리 컴퓨터
○ 분산처리 컴퓨터
○ 병렬처리 컴퓨터
슈퍼 컴퓨터
메인 프레임 컴퓨터
미니 컴퓨터
마이크로 컴퓨터
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컴퓨터의 분류
 자료표현에 따른 분류
- 아날로그보다 정확도가 정밀
- 디지털보다 더 빠른 처리 속도
- A/D, D/A 변환기 사용
- 연속적이며 물리적 양의 형태
- 프로그램 기억 불가능
- 신속한 입력과 즉각적인 반응
- 프로세서 제어에 적합
- 제한된 정밀도
Digital Computer
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- 불연속적인 수의 형태
- 논리회로 사용(부호화)
- 프로그램 기억 가능
- 정밀도 변화 가능
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컴퓨터의 분류
 사용 목적에 따른 분류
 처리 방법에 따른 분류
(1) 전용 컴퓨터(Special-purpose computer):
특정 목적에 사용, 군사용, 기상예보용 등
(2) 범용 컴퓨터(General-purpose computer):
여러 분야의 다양한 업무 처리/일반업무
(1)
(2)
(3)
(4)
일괄처리 컴퓨터
실시간 처리 : 대화식 처리
분산 처리 컴퓨터 : 네트워크
병렬 처리 컴퓨터 : 동시에 여
러 프로세서를 수행
 처리 성능과 규모에 따른 분류
슈퍼 컴퓨터
처
리
성
능
메인 프레임 컴퓨터
미니 컴퓨터
마이크로 컴퓨터
(워크스테이션, PC)
규모
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컴퓨터 시스템의 구성
 컴퓨터 = 하드웨어(H/W) + 소프트웨어(S/W)
사용자
응용 소프트웨어
컴파일러 로더 유틸리티 라이브러리
운영 체제
하드웨어
하드웨어와 소프트웨어의 계층 구조
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컴퓨터 시스템의 구성
 하드웨어
프로그램과 프로그램 수행에 필
요한 데이터와 연산 결과 데이터
등을 기억(주기억장치와 보조기
억장치)
기억장치
외부로부터 프로그램이나
데이터를 컴퓨터 내부로
읽어 들이기 위한 장치
산술 연산과 논리연산 등을 실행
중앙처리장치
산술연산장치
입력장치
레지스터
출력장치
제어장치
각 장치의 동작과 데이터의 흐름을 제어
처리한 결과를 표시 혹
은 출력하는 장치
컴퓨터 하드웨어 기본 구성
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컴퓨터 시스템의 구성
 소프트웨어
컴퓨터 소프트웨어
응용 소프트웨어
시스템 소프트웨어
통신 제어시스템
유틸리티 프로그램
운영체제
패키지 프로그램
제어 프로그램
처리 프로그램
컴퓨터 소프트웨어
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컴퓨터에 의한 문제 풀이
 정보의 표현
- 중앙처리장치 : 전자회로
- 정보 : 전기적 신호로 변환(전류, 전압)
* 아날로그 신호 : 시간에 따라 연속적으로 변화하는 전류나 전압 값으로 직접 표현
* 디지털 신호 : 부호(code)화, 비연속적인 값에 의하여 표현
- 디지털 정보 : 디지털화한 부호로 표현-> 전자 신호화-> 디지털 신호
-> 디지털 신호만을 취급하는 전자회로 -> 디지털 회로
-> 이진 디지털 정보, 이진 디지털 신호를 취급하는 회로
-> 이진 디지털 회로/논리 회로
-> 디지털 컴퓨터/ 컴퓨터
- 경제성, 정확성, 신뢰성 등을 고려([그림 1-6])
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컴퓨터에 의한 문제 풀이
볼트
5
4
1
3
2
1
0
0
(a) 2진 디지털 신호
볼트
10
9
8
7
6
5
4
3
2
1
0
9
8
7
6
5
4
3
2
1
0
(b) 10진 디지털 신호
디지털 신호의 비교
* 부호들을 나타내는 전압의 차이가 적으면 적을수록 부호들을 구별하기가
어려우므로 회로가 더 정교해야 되고, 회로의 값이 이에 비례하여 더 비싸지면서도
정확도가 떨어져 신뢰도가 저하
* 2진 디지털 회로의 구현이 쉽고, 경제적이며, 신뢰성이 높음
* 이진 디지털 회로 -> 부울 대수 적용 용이
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컴퓨터에 의한 문제 풀이
 컴퓨터 하드웨어 기능
- 컴퓨터 하드웨어 : 논리회로 구성
* 디지털 정보의 처리 기능 : 조합논리회로, 기본 회로 : 게이트
* 디지털 정보의 기억 능력 : 순차논리회로, 기본 회로 : 플립플롭
- 하드웨어에 의한 문제 해결
* 컴퓨터 하드웨어의 기능 : 주어진 문제를 해결하기 위한 정보처리  명령어 세트
* 컴퓨터의 정보처리 기능 : 수치적 기능(계산), 비수치적 기능(논리적 계산)
 프로그래밍
- 컴퓨터에 의한 문제 해결 : 프로그램
* 프로그램 : 주어진 문제를 푸는 과정을 컴퓨터의 명령어 세트를 이용하여 기술
- 프로그램 작성
* 알고리즘 작성 단계 : 문제를 푸는 방법 기술(기계 독립적)
* 프로그램 작성 단계 : 기술한 알고리즘을 컴퓨터 명령어 세트를 이용하여 컴퓨터
에서 수행할 수 있는 형태로 기술(기계 종속적)
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프로그래밍 언어
 프로그래밍 언어
기계어
컴퓨터 하드웨어에 가장 가까운 언어,
프로세서에 직접 작업을 지시하기 위한
언어로 0과 1의 2진수로 작성
저급 언어
어셈블리 언어
프로그래밍 언어
2진 코드로 구성된 기계어에 1:1로 대응하는
1~6개의 문자로 기호화한 연산 코드를 정하여
사용하는 언어.
하드웨어 마다 고유의 어셈블리 언어 체계가
있어 언어의 호환성이 없음.
FORTRAN
고급 언어
COBOL
BASIC
C
PASCAL
프로그래밍 언어의 분류
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프로그래밍 언어
 프로그램의 번역 과정
원시 프로그램
(Source Program)
어셈블리 언어나 고급 언어로 작성된 프로그램은
컴퓨터가 이해할 수 있는 기계어로 변환되어 주기억
장치에 적재 해야만 실행이 가능
사람이 컴퓨터 언어를 이용하여
작성한 프로그램
컴파일러
어셈블러
목적 프로그램
(Object Program)
기계언어로 번역된 프로그램
Linkage Editor
로드 모듈
(Load Program)
실행 가능한 프로그램을 만들기
위하여 컴파일 부호의 목적 모듈
들을 서로 연결 시키는 것
여러 개의 모듈을 연결하여 하나의
실행할 수 있는 모듈로 생성
Loader
특정 프로그램을 실행하기 위하여
그 프로그램의 명령문들과 데이터들을
주기억장치에 적재하는 프로그램
실행
프로그램의 번역 과정
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제 2 장 디지털 논리회로
컴퓨터구조
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제 2 장 디지털 논리회로
구성
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논리
부울
조합
순차
게이트(gate)
대수(Boolean Algebra)
논리 회로
논리 회로
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논리 게이트
 논리회로는 서로 다른 두 가지 값 (0,1)을 다루는 회로
 동작 특성 : 부울 대수로 표현
 디지털 컴퓨터에서 이진 정보 : ADC(Analog to Digital Conversion)
 Physical Quantity
예 : V, A, F, 거리
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Signal
Binary Information
Discrete Value
0 : 0.5V
1 : 3V~5V
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논리 게이트
 게이트
 이진 정보를 처리하는 가장 기초적인 논리회로 소자
 각 게이트의 동작 : 부울 대수/함수
 게이트의 입출력 관계 : 진리표(Truth table)
 George Boole
 출생 : 영국의 링컨에서 출생
 사고법칙에 대한 고찰(Investigation of the Laws of Thought)이라는
제목으로 책을 만들었는데, 여기에서 형식논리와 오늘날 부울 대수라
알려진 집합의 대수인 새로운 대수학을 확립.
 부울 대수는 전기 스위치 회로이론 등과 같은 수많은 분야에 응용되고
있다.
1859년에 부울은 <미분방정식론, Treatise on Differential Equations>,
1860년에는 <차분법론, the Calculus of finite differenes>을 발표
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논리 게이트
 표 2-1 Digital Logic Gates
 AND, OR, INVERTER, BUFFER, NAND, NOR, XOR, XNOR
A
F
B
A
F = A·B
A
F
F = A’
F =A+B
OR gate
AND gate
A
F
B
NOT gate
A
B
F = (A·B)’
NAND gate
F
F = (A + B)’
NOR gate
A
A
F
F=A
Buffer gate
A
F
B
B
F=A B
XOR gate
Computer System Architecture
F
B
F
F =A B
XNOR gate
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기본 게이트 ( Gate )

NOT 게이트 ( 인버터 )
 1입력 1출력
 보수표시
기호
x
Computer System Architecture
논리함수
F
F = NOT x
=x
진리표
x
F
0
1
1
0
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기본 게이트 ( Gate )

AND 게이트
 2 이상의 입력 1출력
 모든 입력이 참일 때만 참 값 출력
기호
x
y
F
전기회로의
직렬 연결
Computer System Architecture
논리함수
F = x AND y
=x•y
=xy
진리표
x
y
F
0
0
0
0
1
0
1
0
0
1
1
1
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기본 게이트 ( Gate )

OR 게이트
 2 이상의 입력 1출력
 입력 중 어느 하나라도 참이면 참
값 출력
기호
x
y
F
전기회로의
병렬 연결
Computer System Architecture
논리함수
F = x OR y
=x+y
진리표
x
y
F
0
0
0
0
1
1
1
0
1
1
1
1
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기본 게이트 ( Gate )

버퍼 게이트 ( Buffer )
 1입력 1출력
 입력이 참일 때만 참 값 출력
기호
x
Computer System Architecture
논리함수
F
F= x
진리표
x
F
0
0
1
1
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기본 게이트 ( Gate )

NAND 게이트
 2 이상의 입력 1출력
 모든 입력이 참일 때만 거짓 값 출력
기호
x
y
Computer System Architecture
논리함수
F
F = x NAND y
=x•y
진리표
x
y
F
0
0
1
0
1
1
1
0
1
1
1
0
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기본 게이트 ( Gate )

NOR 게이트
 2 이상의 입력 1출력
 모든 입력이 거짓일 때만 참 값 출력
기호
x
y
Computer System Architecture
논리함수
F
F = x NOR y
=x+y
진리표
x
y
F
0
0
1
0
1
0
1
0
0
1
1
0
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기본 게이트 ( Gate )

XOR 게이트 ( Exclusive-OR Gate )
 2 이상의 입력 1출력
 두 입력 값이 서로 다를 때만 참 값 출력
기호
x
y
Computer System Architecture
논리함수
F
F = x XOR y
=xy+xy
=x + y
진리표
x
y
F
0
0
0
0
1
1
1
0
1
1
1
0
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기본 게이트 ( Gate )

XNOR 게이트
 2 이상의 입력 1출력
 두 입력이 같은 경우에 만 참 값 출력
기호
x
y
Computer System Architecture
논리함수
F
F = x XNOR y
=xy+xy
=x • y
진리표
x
y
F
0
0
1
0
1
0
1
0
0
1
1
1
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논리 게이트
 [문제 2-1] 두개의 입력(two input)을 가지는 게이트에서 입력 신호
A, B의 조합에 따른 출력 타이밍도(timing diagram)를 그려라.
0
1
1
0
0
0
1
1
0
A
0
B
1
AND : AB
0
1
OR : A+B
0
1
NOT : A'
0
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유니버설 게이트
 NAND와 NOR 게이트 : 표준 논리 게이트
 모든 부울 함수 : NAND와 NOR 게이트로서 쉽게 구현
 NOT 게이트
A
A
A
A
 AND 게이트
A
B
OR 게이트
A
AB
B
A
A
A+B
AB
B
Computer System Architecture
A+B
B
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Wired-Logic
 NAND와 NOR 게이트 : 둘 이상의 게이트 출력을 선(Wire)으로
연결하면 AND/OR 논리를 수행
Wired-logic
 개방 콜렉터형 NAND 게이트
vcc
R
A
B
F=(AB)'(CD)'=(AB+CD)'
C
 ECL NOR 게이트
D
A
B
F=(A+B)'+(C+D)'
=[(A+B)(C+D)]'
C
D
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부울 대수(boolean Algebra)
 부울 대수(Boolean Algebra)
 이진 변수(binary variable) + 논리 동작(logic operation) 을 취급하는 대수
(A, B, x, y 등)
(AND, OR, NOT…)
 부울 대수의 사용 목적 : 디지털 회로의 설계와 해석을 용이하게 하기
위해 변수 사이의 진리표 관계를 대수 형식으로 표현
 부울 대수를 이용하면
① 변수 사이의 진리표 관계를 대수형식으로 표시하기가 용이
② 논리도의 입출력 관계를 대수형식으로 표시하기가 용이
③ 동일 기능을 가진 더 간단한 회로(논리식의 간소화)를 설계하는
것이 용이
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부울 대수(boolean Algebra)

정의
 2진 변수와 논리 동작을 다루는 대수
 2진 연산자 +(OR), •(AND)와 단항 연산자인 NOT 로 구성된다.

기본 부울 대수 연산 진리표
x
y
x+y
x
y
x•y
x
x
0
0
0
0
0
0
0
1
0
1
1
0
1
0
1
0
1
0
1
1
0
0
1
1
1
1
1
1
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부울 대수(boolean Algebra)
 부울함수(Boolean Function) : variable + operation
 F(A,B,C) = A’B + C
 Truth Table : Fig. 2-5
 Logic Diagram : Fig. 2-5
Relationship between
a function and variable
2n Combination
Variable n = 3
Computer System Architecture
A B C
F
0
0
0
0
1
1
1
1
0
1
1
1
0
1
0
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
대수적 표현
논리도(Logic
Diagram)(gates로 표현)
A
F
B
C
F(A,B,C) = A’B + C
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부울 대수(boolean Algebra)
 부울 대수 법칙 : Table. 2-5 참조
항등원의 존재 x + 0 = x
x•1=x
교환 법칙
x+y=y+x
x•y=y•x
분배 법칙
x(y+z)=xy+xz
x+yz=(x+y)•(x+z)
역의 존재
x+x=1
x• x=0
한계법칙
x+1=1
x• 0=0
멱등 법칙
x+x=x
x•x=x
대합성
결합 법칙
x=x
x+(y+z)=(x+y)+z
드모르강 법칙 x + y = x y
x(yz)=(xy)z
xy= x+y
흡수법칙
x+xy=x
x(x+y)=x
인접법칙
x+xy=x+y
x+xy=x+y
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드모르강 정리
 드모르강의 정리
 DeMorgan's Law: (x + y)' = x' • y’ , (x • y )’ = x’ + y’
연산자와 변수로 구성된 임의의 함수가 있을 때 이 함수의 전체 부정은
연산자 ＋는 ·로, ·는 ＋로 바꾸고(＋ ↔ ·) 함수에 포함된 변수는 긍정은
부정으로 부정은 긍정으로(A' ↔ A)으로 바꾸어 각각의 변수에 대한
부정을 취하는 것과 결과가 같음을 나타내는 법칙으로 NAND와 NOR를
취급하는데 유용
 graphic symbols for NOR gate
x
y
z
(x+y+z)’
(a) OR-invert
Computer System Architecture
=
x
y
z
x’ y’z’
(b) invert-OR
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 graphic symbols for NAND gate
x
y
z
(xyz)’
=
x
y
z
(a) NAND-invert
(x’+y’+z’)
(b) invert-NAND
 [표 2-5]의 부울대수 기본관계식의 적용 예
A
B
F
C
F=AB'C+AB'C'+A'C
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 [표 2-5]의 부울대수 기본관계식의 적용 예
F=AB'C+AB'C'+A'C
=AB'(C+C')+A'C
=AB'+A'C
A
B
F
C
F=AB'+A'C
간소화된 함수식에 의한 회로로서 다섯 개의 게이트들 만을
이용하여 그림 2-6과 동일한 결과
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수식의 보수
 수식의 보수


어떤 함수 F의 보수는 F'이며, 드모르강 정리를 이용하여 얻을 수
있다. 드모르강 정리는 부울 함수식에서 모든 OR 연산은 AND 로,
모든 AND 연산은 OR로 바꾸어 주고, 함수 내의 각 변수를 보수화
하면 된다.
F = AC + C'D + B'D'의 보수는 F'= (A'+C')(C+D')(B+D) 이 된다.
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부울 함수
 부울함수(Boolean Function) : 디지털회로를 설계하고 해석하기
위해 변수 사이의 진리표 관계를 대수 형식으로 표현
variable + operation(AND, OR, NOT) + 괄호 + 등호
 예
F1 = ABC'
F2 = A + B'C
F3 = AB'C+AB'C'+A'C
F4 = AB' + A'C
 위 부울함수의 입출력 관계  진리표
n개의 2진 변수  2n개의 조합
 F1은 A=1, B=1, C=0일 때만 출력 F1 = 1
 마찬가지로 함수 F2, F3, F4도 같은 방법 적용
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부울 함수
 부울 함수 F1 , F2 , F3 , F4 에 대한 진리표
A
B
C
F1
F2
F3
F4
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
0
0
0
0
0
1
0
0
1
0
0
1
1
1
1
0
1
0
1
1
1
0
0
0
1
0
1
1
1
0
0
F1 = ABC', F2=A+B'C, F3 = AB'C+AB'C'+A'C, F4 = AB'+A'C에 대한 진리표
진리표에서 F3과 F4는 동일한 함수값,
같은 부울 함수에 대해 서로 다른 대수적 표현이 가능하다는 것을 의미,
이 두 함수는 같다고 말한다. 함수 F4는 함수 F3을 간소화 한 것이다.
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부울 함수
 부울 함수
논리도(Logic Diagram)
A
A
B
F1
F2
C
C
B
(a) F1 = ABC'
(b) F2=A+B'C
A
A
B
B
F3
C
F4
C
(c) F3 = AB'C+AB'C'+A'C
(d) F4 = AB'+A'C
※ 함수 F4가 함수 F3 보다 더 경제적
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부울 함수의 표준형(standard form)
 최소항(Minterm)과 최대항(Maxterm)
 최소항(Minterm) : n variables product ( x=1, x’=0)
 최대항(Maxterm) : n variables sum (x=0, x’=1)
 2 variables example
A
B
AB
x
0
y
0
Minterm
x'y' m0
Maxterm
x + y M0
0
1
x'y
m1
x + y'
M1
1
0
x y'
m2
x'+ y
M2
1
1
xy
m3
x'+ y'
M3
m0 + m1 + m2 + m3
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AB
AB
AB
M0  M1  M2  M3
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부울 함수의 표준형(standard form)
 3 variables example
변수
최소항
최대항
함수
x
y
z
항
표시
항
표시
F1
F2
0
0
0
xyz
m0
x+y+z
M0
1
0
0
0
1
xyz
m1
x+y+z
M1
0
1
0
1
0
xyz
m2
x+y+z
M2
0
1
0
1
1
xyz
m3
x+y+z
M3
1
0
1
0
0
xyz
m4
x+y+z
M4
0
1
1
0
1
xyz
m5
x+y+z
M5
0
1
1
1
0
xyz
m6
x+y+z
M6
1
0
1
1
1
xyz
m7
x+y+z
M7
0
1
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함수의 표현 예제

곱(최소항 )의 합형 : 출력값이 1 이 되는 항의 합
F1 = x y z + x y z + x y z
= m0 + m3 + m6
= ∑ (0, 3, 6)

합 (최대항 ) 의 곱형 : 출력값이 0 이 되는 항의 곱
F2 = ( x + y + z ) • ( x + y + z ) • ( x + y + z )
= M0 + M3 + M6
= ∏ (0, 3, 6)

곱의 합형의 보수
F1 = x y z + x y z + x y z
=(xyz)•(xyz)•(xyz)
=(x+y+z)•(x+y+z)•(x+ y+z)
= M0 + M3 + M6 = F2
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최소항의 합(sum of product)
 부울 함수는 주어진 진리표를 보고 대수적으로 표시
X
0
0
0
0
1
1
1
1
Y
0
0
1
1
0
0
1
1
Z
0
1
0
1
0
1
0
1
F1
0
1
0
0
1
1
1
0
F2
1
0
1
1
0
0
0
1
 최소항의 합  진리표에서 출력값이 1이 되는 최소항을 구하고 이들
최소항들에 대해 모두 OR연산 을 취함
 F1 = x'y'z + xy'z' + xy'z + xyz' = m1 + m4 + m5 + m6 = ∑(1, 4, 5, 6)
= M0 · M2 · M3 · M7 = ∏(0, 2, 3, 7) (Complement = M0  M2  M3
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M7 )
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최대항의 곱(product of sum)
 부울 함수는 주어진 진리표를 보고 대수적으로 표시
X
0
0
0
0
1
1
1
1
Y
0
0
1
1
0
0
1
1
Z
0
1
0
1
0
1
0
1
F1
0
1
0
0
1
1
1
0
F2
1
0
1
1
0
0
0
1
 최대항의 곱  진리표에서 출력값이 0이 되는 최대항을 구하고 이들
최대항들에 대해 모두 AND연산 을 취함
 F2 = (x+y+z')·(x'+y+z)·(x'+y+z')·(x'+y'+z) = M1 · M4 · M5 · M6
= ∏(1,4, 5, 6)
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부울함수의 간소화
 식에 포함된 문자와 항들의 개수를 줄여 간단한 형태로 유도하는 절차
논리 게이트를 이용한 설계가 간단하여 구현시 가격, 유지보수에 유리
 (1) 정리와 가설을 이용한 간소화 방법
A
F = AB' ＋ B
= B ＋ A B'
= (B ＋ A)(B ＋ B')
= (B ＋ A)·1
=B＋A
=A＋B
B
F = AB' + B
간소화
A
B
Computer System Architecture
F=A+B
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부울함수의 간소화
 (2) Map을 이용한 간소화 방법
 2 variables
 3 variables
B
A
0
1
2
3
(참고설명 참조)
 4 variables
C
B
A
0
1
3
2
4
5
7
6
A
C
 5 variables
0
1
3
2
4
5
7
6
12 13 15 14
8
C
B
9
11 10
D
A
0
1
3
2
6
7
5
4
8
9
11 10 14 15 13 12
B
24 25 27 26 30 31 29 28
16 17 19 18 22 23 21 20
E
D
E
 논리적으로 인접한 항이 포함되도록 2, 4, 8, 16개 그룹으로 묶으면
그만큼 지워지는 변수가 많아지므로 가능한 한 많은 수의 항을 묶는다.
간소화된 항들은 최소항의 합형이나 최대항의 곱형으로 표현
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부울함수의 간소화
 (2) Map을 이용한 간소화 방법
 2 variables
B
 3 variables
BC
0
1
0
A'B'
A'B
1
AB'
AB
A
 4 variables
00
01
11
10
0
A'B'C'
A'B'C
A'BC
A'BC'
1
AB'C'
AB'C
ABC
ABC'
A
CD
AB
00
01
11
10
00 A'B'C'D' A'B'C'D
A'B'CD
A'B'CD'
01
A'BC'D'
A'BC'D'
A'BCD
A'BCD'
11
ABC'D'
ABC'D
ABCD
ABCD'
10
AB'C'D'
AB'C'D
AB'CD
AB'CD'
 논리적으로 인접한 항이 포함되도록 2, 4, 8, 16개 그룹으로 묶으면
그만큼 지워지는 변수가 많아지므로 가능한 한 많은 수의 항을
묶어야 하며, 간소화된 항들은 최소항의 합형이나 최대항의 곱형으로 표현
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부울함수의 간소화
 인접 영역
 인접 영역의 수 = 2n (1, 2, 4, 8, ….)
 The squares at the extreme ends of the
0
1
3
2
4
5
7
6
0
1
3
2
4
5
7
6
12
13
15
14
8
9
11
10
3
2
same horizontal row are to be
considered adjacent
 The same applies to the top and
bottom squares of a column
 The four corner squares of a map must
be considered to be adjacent
0
4
1
5
7
6
 Groups of combined adjacent squares
may share one or more squares with
one or more group
Computer System Architecture
0
1
3
2
4
5
7
6
0
1
3
2
4
5
7
6
12
13
15
14
8
9
11
10
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부울함수의 간소화
 [예제] F= x + y’z
(2) F ( x, y , z )  (1,4,5,6,7)
(1) 진리표
x
0
0
y z
0 0
0
1
F
0
1
Minterm
y
m0
0
m1
0
1
0
0
m2
0
1
1
0
m3
1
0
0
1
m4
1
0
1
1
m5
1
1
0
1
m6
1
1
1
1
m7
Computer System Architecture
(3) 인접 영역을 묶는다
x
1
4
1
1
1
5
3
1
7
2
1
6
z
F= x + y’z
멀티미디어공학과 김해영
부울함수의 간소화
 [예제] F ( A, B, C )  (3,4,6,7)
B
 F=AC’ + BC
A
0
1
3
2
4
5
7
6
 [예제] F ( A, B, C )  (0,2,4,5,6)
 F=C’ + AB’
A
0
1
3
2
4
5
7
6
 F=C’ + AB’
 Product-of-Sums Simplification
F ( A, B, C , D )  (0,1,2,5,8,9,10)
A
A
Product of Sum
Computer System Architecture
0
1
3
2
4
5
7
6
12
13
15
14
8
9
11
10
B
C
D
Sum of product
F’=AB + CD + BD’(square marked 0’s)
(F’)’=(A’ + B’)(C’ + D’)(B’ + D)
C
C
 [예제] F ( A, B, C , D )  (0,1,2,6,8,9,10)
F=B’D’ + B’C’ + A’C’D
B
C
0
1
3
2
4
5
7
6
12
13
15
14
8
9
11
10
B
D
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카르노 맵 ( karnaugh Map )

2 변수 카르노 맵
 최대 4개의 최소항으로 구성
 부울 함수의 각 최소항 부분만 1을 기입하고, 나머지는 0으로 채움
0
1
0
m0
m1
1
m2
m3
Computer System Architecture
0
1
0
xy
xy
1
xy
xy
y
y
x
xy
xy
x
xy
xy
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카르노 맵 ( karnaugh Map )

2 변수 카르노 맵의 예제

F=xy+xy+xy
진리표
카노르 맵
x
y
F
0
0
0
0
y
x
0
1
1
1
0
0
1
1
0
1
1
1
1
1
1
1
F=x+y
Computer System Architecture
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카르노 맵 ( karnaugh Map )

3 변수 카르노 맵
 최대 8개의 최소항으로 구성
 서로 인접한 것을 묶을 수 있도록 배치
 최소항의 순서는 그레이 코드값에 따라 배치
인접한 변수가 서로 다른 값을 가짐
yz
yz
yz
yz
yz
x
m0
m1
m3
m2
x
m4
m5
m7
m6
x
Computer System Architecture
yz
00
01
11
10
0
xyz
xyz
xyz
xyz
1
xyz
xyz
xyz
xyz
x
멀티미디어공학과 김해영
카르노 맵 ( karnaugh Map )

3 변수 카르노 맵의 예제
 F ( x, y, z ) =  m ( 0, 2, 3, 4, 6 )
카노르 맵
진리표
x
y
z
F
0
0
0
1
0
0
1
0
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
0
1
1
0
1
1
1
1
0
Computer System Architecture
yz
00
01
11
10
0
1
0
1
1
1
1
0
0
1
x
F=z+xy
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카르노 맵 ( karnaugh Map )

3변수 논리회로 구현
F=z+xy
x
y
F
z
Computer System Architecture
멀티미디어공학과 김해영
카르노 맵 ( karnaugh Map )

4 변수 카르노 맵
 최대 16개의 최소항으로 구성
 최소항의 순서는 그레이 코드값에 따라 배치
yz
wx
yz
yz
yz
yz
wx
m0
m1
m3
m2
wx
m4
m5
m7
m6
wx
m12
m13
m15
m14
wx
m8
m9
m11
m10
Computer System Architecture
yz
00
01
11
10
00
wxyz
wxyz
wxyz
wxyz
01
wxyz
wxyz
wxyz
wxyz
11
wxyz
wxyz
wxyz
wxyz
10
wxyz
wxyz
wxyz
wxyz
wx
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카르노 맵 ( karnaugh Map )

4 변수 카르노 맵의 예제
 최대항을 이용한 맵
 0을 묶어 값을 취한 후 각 문자의 보수를 취함
F ( w, x, y, z ) =  M ( 1, 2, 4, 6, 9, 12, 14, 15 )
yz
00
01
11
10
00
1
0
1
0
01
0
1
1
0
11
0
1
0
0
10
1
0
1
1
wx
F=xz+xyz+wyz+wxy
F=(x+z)(x+y+z)(w+y+z)(w+x+y)
Computer System Architecture
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카르노 맵을 이용한 간소화 연습
1)
F ( w, x, y, z ) =  m ( 0, 1, 2, 8, 10, 11, 14, 15 )
2)
F ( w, x, y, z ) =  m ( 1, 4, 6, 7, 8, 9, 10, 11, 15 )
3)
F ( w, x, y, z ) =  M ( 3, 4, 6, 7, 11, 12, 13, 14, 15 )
Computer System Architecture
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카르노 맵을 이용한 간소화 연습
1)
F ( w, x, y, z ) =  m ( 0, 1, 2, 8, 10, 11, 14, 15 )
yz
00
01
11
10
00
1
1
0
1
01
0
0
0
0
11
0
0
1
1
10
1
0
1
1
wx
F=wxy+xz+wy
Computer System Architecture
멀티미디어공학과 김해영
카르노 맵을 이용한 간소화 연습
2)
F ( w, x, y, z ) =  m ( 1, 4, 6, 7, 8, 9, 10, 11, 15 )
yz
wx
00
00
01
01
10
1
1
1
1
11
10
11
1
1
1
1
1
F=xyz+wxz+xyz+wx
Computer System Architecture
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카르노 맵을 이용한 간소화 연습
3)
F ( w, x, y, z ) =  M ( 3, 4, 6, 7, 11, 12, 13, 14, 15 )
yz
wx
00
01
00
11
10
0
01
0
11
0
0
10
0
0
0
0
0
F= wx+yz+xz
F=(w+x)(y+z)(x+z)
Computer System Architecture
멀티미디어공학과 김해영
무관 조건 ( Don’t Care Condition, 리던던시 )

입력 변수들의 조합이 함수 출력에 영향을 미치지 않는 경우

함수 간단화에 사용

예) BCD코드에서 4자리인 1010, 1100, 1101, 1110, 1111등은
발생하지 않는다는 조건 하에서 동작. 결과적으로 출력과 무관한
논리회로가 구성됨.

무관조건이 있는 논리함수 표현
F ( w, x, y, z ) =  m ( 1, 3, 5, 7 ) +  d ( 0, 4 )
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무관 조건이 포함된 함수의 간소화
F ( w, x, y, z ) =  m ( 0, 7, 8, 10, 15 ) +  d ( 1, 2, 9, 11, 13 )
곱의 합형
yz
wx
00
01
00
1
d
10
yz
wx
00
01
11
10
d
00
1
d
0
d
1
01
0
0
1
0
d
1
11
0
d
1
0
d
d
10
1
d
d
1
01
11
10
1
11
F ( w, x, y, z ) = x y z + x z
Computer System Architecture
합의 곱형
1
F ( w, x, y, z ) = ( x + y ) ( x + z ) ( x + z )
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논리회로의 구분

조합회로
 현재의 출력이 이전의 입력 조합에 관계없음
 현재의 입력 조합에 의해서만 출력 결정
 논리 게이트 만으로 구성
 가산, 감산 등의 연산 회로에 사용
 종류 : 반가산기, 전가산기, 디코더, 엔코더, 멀티플렉서

순차회로
 논리 게이트 외에 F/F 와 같은 메모리 장치요소 사용
 메모리 요소의 상태와 입력 조합에 의해 출력 결정
 즉, 현재의 입력뿐 아니라 과거의 입력도 출력에 영향을 줌.
 회로의 동작 : 내부상태와 시간순차(Time Sequence)에 의해 결정
 종류 : 카운터 회로, 계수기, 정보 기억 소자
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조합 논리 회로(Combinational Circuit)
 조합 논리 회로(Combinational Circuits)
 입력과 출력을 가진 논리 게이트(logic gates)의 집합으로 출력은 현재의
in
Combinational
Circuits
(Logic Gates)
...
i0
i1
...
입력값에 의해 결정
 Fig. 2-12 조합회로 블록도
f0
f1
fm
 해석(Analysis)
 Logic circuits diagram
 설계(Design)(Analysis의 반대)
Boolean function or Truth table
Experience
1. 주어진 문제를 분석
2. 입출력 변수의 개수를 결정/입출력 변수에 기호 할당
3. 입출력 변수에 대한 진리표 작성(Truth table)
4. 출력을 간소화된 부울 함수로 표현(Map 과 Boolean 대수 이용)
5. 논리 회로를 작성(Logic circuit diagram)
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조합 논리 회로(Combinational Circuit)
in
Combinational
Circuits
(Logic Gates)
...
i0
i1
...
 조합 논리 회로(Combinational Circuits)
f0
f1
fm
【문제2.6】위의 그림과 비교하면서 다음 문제를 생각해 봅시다.
아래 그림에서 몇 개의 입력 조합이 나타나는가?
또 몇 개의 출력이 나오는가?
A
B
C
F1
D
E
F2
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멀티미디어공학과 김해영
조합 논리 회로 해석 예
 조합 회로의 해석은 주어진 논리 회로도로부터 부울 함수나 진리표
를 구하고 논리 회로의 동작을 해석
 해석 과정
(1)논리 회로도에서 해석을 위해 필요한 입·출력 변수명을
결정한다.
(2) n개의 입력 변수에 대한 2n개의 입력조합과 출력변수
에 대한 진리표를 작성하거나 각 게이트의 출력 부울
함수를 구한다.
(3) 최종 출력 부울 함수를 구한 후 간소화한다.
(4) 출력 부울 함수와 진리표를 통해 논리 회로의 동작을
해석한다.
Computer System Architecture
멀티미디어공학과 김해영
조합 논리 회로 해석 예
 그림 2-14와 같은 조합 회로를 해석
 3개의 입력변수와 1개의 출력변수
A
B
T1
T2
C
F
T3
(1) 입력변수 : A, B, C 출력변수 : F
해석을 위한 임시변수 : T1, T2, T3을 결정
(2) 입력변수에 대한 진리표를 작성 혹은 각 게이트의 출력을 구한다.
T1 = AB', T2 = AB'C, T3 = A'B
간소화
(3) 최종 출력 부울 함수를 구한다.
F = T1 + T2 + T3 = AB' + AB'C + A'B
F = AB' + A'B
Computer System Architecture
멀티미디어공학과 김해영
조합 논리 회로의 해석 예제
1) 입력 변수와 출력 변수 선정
x
y
z
T1
T2
F
T3
Computer System Architecture
멀티미디어공학과 김해영
조합 논리 회로의 해석 예제
2) 입력 변수 진리표 작성
Computer System Architecture
x
y
z
T1
T2
T3
F
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
1
0
0
1
0
1
0
1
1
1
0
0
1
1
0
0
0
0
0
0
1
0
1
0
0
0
0
1
1
0
0
0
1
1
1
1
1
0
0
1
1
멀티미디어공학과 김해영
조합 논리 회로의 해석 예제
3) 각 게이트 출력 구함
T1 = x y z
T2 = x y z
T3 = x y
4) 진리표에 의한 부울 함수 구함
F = T1 + T2 + T3 = x y z + x y z + x y
Computer System Architecture
멀티미디어공학과 김해영
조합 논리 회로의 해석 예제
5) 부울 함수식을 간소화 한다.
F=xyz+xyz+xy
=xy(z+z)+xy
=y(x+x)
=y
카노르 맵
yz
00
01
11
10
0
0
0
1
1
1
0
0
1
1
x
F= y
Computer System Architecture
멀티미디어공학과 김해영
무관 조건이 있는 조합 논리 회로의 해석 예제
1) 입력 변수와 출력 변수 선정
w
T3
a
T4
T5
x
b
T1
y
z
Computer System Architecture
T2
c
d
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무관 조건이 있는 조합 논리 회로의 해석 예제
2) 입력 변수에 의한 입력 진리표 작성
입력 변수가 4개 이므로 16가지 입력 조합.
3) 각 게이트의 출력을 구한다
T1 = y + z
T2 = y • z = y z + y z
T3 = T1 x = ( y + z ) x = x y + x z
T4 = T1 x = ( y + z ) x = x y + x z
T5 = x y z
Computer System Architecture
멀티미디어공학과 김해영
무관 조건이 있는 조합 논리 회로의 해석 예제
4) 진리표 a, b, c, d 의 각각의 함수 값을 구하고, 간소화 한다.
a = w + T3 = w + T1 x
=w+(y+z)x
=w+xy+xz
b = T4 + T5
= x T4 + x y z = x ( y + z ) + x y z
=xy+xz+xyz
c = T2 = y z + y z
d=z
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조합 논리 회로 설계
 글로 표현된 문제로부터 시작하여 부울 함수나 진리표 이용해 논리 회로의
동작을 계획하고 논리 회로도를 완성하는 과정
 설계 과정
(1) 설계에 관한 문제를 보고 분석한다.
(2) 주어진 문제에서 입력과 출력변수의 개수를 구하고
각각의 기호를 붙인다.
(3) (2)항의 내용에 따른 진리표를 얻는다.
(4) (3)항의 진리표에서 각 출력 변수에 대한 간소화된 부울
함수를 얻는다.
(5) 논리 회로도를 그린다.
Computer System Architecture
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조합 논리 회로 설계

설계 과정
 1)
 2)
 3)
 4)
 5)

주어진 문제를 분석한다.
논리 회로의 입.출력 변수와 변수 명을 결정
진리표를 작성한 후 부울 함수를 구한다
부울 함수를 간소화 한다
간소화된 부울 함수로 부터 논리 회로 설계
설계 시 유의사항
 게이트 입력의 최소화
 게이트 수의 최소화
 논리회로의 전파 지연시간 최소화
 상호 연결 수 최소화
Computer System Architecture
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조합 논리 회로 설계 예
C0
 가산기( Adder)
A
A
┼
반가산기(Half Adder : HA)
전가산기(Full Adder : FA)
┼
B
C
S
Computer System Architecture
B
0
1
0
1
S
0
1
1
0
C
0
0
0
1
S
 전가산기
 1비트의 두 2진수를 더하는 조합 논리 회로
 반가산기 : 2 입력(A, B)과 2 출력(합 : S, 자리올림 : C)
전가산기 : 3 입력 (Carry considered)(A, B, C0)과
2 출력 (합 : S, 자리올림 : C1)
 진리표
A
0
0
1
1
B
C1
 반가산기
 반가산기
하위 비트 캐리
A
0
0
0
0
1
1
1
1
 전가산기
B
0
0
1
1
0
0
1
1
C0
0
1
0
1
0
1
0
1
S
0
1
1
0
1
0
0
1
C1
0
0
0
1
0
1
1
1
멀티미디어공학과 김해영
반 가산기

1 비트의 두개 2진수를 더하는 논리회로

2입력 2출력
 2 입력 : 피 연산수(x)와 연산수(y)
 2 출력 : 합( S : Sum)과 올림수( C : Carry )

설계 순서
1) 문제 분석
+
C
x
: 피 연산수
y
: 연산수
S
:합
올림수
Computer System Architecture
멀티미디어공학과 김해영
반 가산기
2) 입 출력 변수와 변수명 정의
 피연산 입력 변수
 연산 입력 변수
 합 출력변수
 올림수 출력변수
:x
:y
:S
:C
3) 반 가산기의 진리표 작성
Computer System Architecture
x
y
C
S
0
0
0
0
0
1
0
1
1
0
0
1
1
1
1
0
멀티미디어공학과 김해영
반 가산기
4) 진리표로부터 출력 함수 S, C 최소화
S=xy+xy
=x + y

맵으로 간소화 시키면 ???
C=xy
5) 구해진 출력 함수로 회로 설계
x
y
S
C
Computer System Architecture
멀티미디어공학과 김해영
조합 논리 회로 설계 예
 설계 예 : 전가산기(Full Adder)를 설계하시오.
 1. 문제 분석
 2. 입출력 변수의 개수를 결정/ 변수를 할당
3 입력(A, B, C0), 2 출력(S: sum, C1: carry)
 3. 진리표 작성
 4. 맵을 이용한 간소화
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C0
0
1
0
1
0
1
0
1
S
0
1
1
0
1
0
0
1
C1
0
0
0
1
0
1
1
1
A
BC0
00
01
0
11
10
A
1
1
1
BC0
00
0
1
1
C1 = AB’C0 + A’BC0 + AB
=C0(AB’ + A’B) + AB
= C0 (A B) + AB
 5. 논리 회로도
1
01
11
1
1
10
1
1
S=AB’C0’ + A’B’C0 + ABC0 + A’BC0’
= C0’(AB’ + A’B) + C0(A’B’ + AB)
= C0’(A B) + C0(A B)’
= a’b + ab’ (let a= C0, b=AB)
= A  B  C0
A
B
S
A
B
C0
C1
Computer System Architecture
C0
S
FA
C1
(AB)’=(AB’+A’B)’
=(A’+B)(A+B’)
=A’A+A’B’+AB+BB’
=A’B’+AB
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조합 논리 회로 설계 예
상위 비트 빌림
 감산기( Subtractor)
X
X
반감산기(Half Subtractor : HS)
┼
B0
┼
Y
Y
전감산기(Full Subtractor : FS)
B
B1
D
 반감산기
D
 전감산기
 1비트의 두 2진수를 감산하는 조합 논리 회로
 반감산기 : 2 입력(X, Y)과 2 출력(차 : D, 자리빌림 : B)
전감산기 : 3 입력 (Borrow considered)(X, Y, B0)과
2 출력 (차 : D, 자리빌림 : B1)
 진리표
X
Y
B0
 반감산기
X
0
0
1
1
Computer System Architecture
Y
0
1
0
1
D
0
1
1
0
B
0
1
0
0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
 전감산기
D
0
1
1
0
1
0
0
1
B1
0
1
1
1
0
0
0
1
멀티미디어공학과 김해영
조합 논리 회로 설계 예
 디코더(Decoder)




n비트의 2진 입력을 받아 2n 개의 출력 중 하나를 활성화(‘1’이 되도록 함)
활용 : 메모리 칩 선택 신호, 명령어 해독과 제어 장치 등에 사용
n×2n 디코더 : n개의 입력과 2n 개의 출력
2×4 디코더를 설계
 1. 입출력 변수의 개수를 결정/변수를 할당
2 입력 (A, B), 4 출력(D0, D1, D2, D3)
 2. 진리표를 작성
 3. 논리회로 작성
A
A
0
0
1
1
B
0
1
0
1
D0
1
0
0
0
D1
0
1
0
0
D2
0
0
1
0
D3
0
0
0
1
D0
D1
B
2×4 디코더
D2
D3
37
Computer System Architecture
멀티미디어공학과 김해영
조합 논리 회로 설계 예
 인에이블 입력을 가진 3x8 디코더
 회로동작 제어를 위해 인에이블(enable) 입력 사용
A
 예 : 그림 [2-22]
 enable input = 0, 모든 출력 0
B
 enable input = 1, 정상 동작
C
D0
D1
D2
D3
인에이블 입력을 가지는 3×8 디코더
D4
Input
3X8
디코더
D5
Output
D6
Enable
38
Computer System Architecture
블록도
D7
Enable
멀티미디어공학과 김해영
조합 논리 회로 설계 예
 디코더(Decoder)를 이용한 조합 논리 회로 설계
 n개의 입력변수들에 대한 2n개의 최소항 표현
 이를 이용하여 임의의 조합 논리 회로 설계시 디코더를 사용
 즉, 모든 부울함수는 최소항의 합 형으로 표현 가능
디코더  최소항 표현, 합  OR게이트 이용
 n개의 입력과 m개의 출력을 가지는 임의의 조합 회로를 설계하려면
n × 2n 디코더와 m개의 OR 게이트로 구현 가능
 예 : 전가산기를 디코더로 설계(입력변수 3개, 출력변수 2개)
S(A,B,C0) = ∑(1, 2, 4, 7)
C1(A,B,C0) = ∑(3, 5, 6, 7)
A
22
B
21
C0
20
3X8
디코더
0
1
2
3
4
5
6
7
S
C1
39
Computer System Architecture
멀티미디어공학과 김해영
조합 논리 회로 설계 예
 인코더(Encoder)
 디코더의 반대 기능을 수행, OR 게이트로 구성
 2n개의 입력과 n개의 출력
 8진× 2진 인코더 설계
1. 입출력 변수의 개수를 결정/변수를 할당
8 입력 (D0, D1, D2, D3, D4, D5, D6, D7), 3 출력(A,B,C)
2. 진리표를 작성
D0
1
0
0
0
0
0
0
0
D1
0
1
0
0
0
0
0
0
D2
0
0
1
0
0
0
0
0
D3
0
0
0
1
0
0
0
0
D4
0
0
0
0
1
0
0
0
D5
0
0
0
0
0
1
0
0
D6
0
0
0
0
0
0
1
0
D7
0
0
0
0
0
0
0
1
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
3. 진리표로부터 출력 부울 함수를 구하면
A = D4 + D5 + D6 + D7
B = D2 + D3 + D6 + D7
C = D1 + D3 + D5 + D7
40
4. 논리회로 작성
Computer System Architecture
멀티미디어공학과 김해영
조합 논리 회로 설계 예
D0
A = D4+D5+D6+D7
D1
D2
D3
B = D2+D3+D6+D7
D4
D5
C = D1+D3+D5+D7
D6
D7
8진-2진 인코더
1. 입력 D0은 어떤 OR 게이트에도 연결되지 않았는데 이 경우에
2진 출력은 모두 0 이 되어야 하기 때문
2. 회로에서 인코더의 입력은 단지 하나의 입력만이 1 이 된다고 가정
이 회로에서 입력은 8개이므로 28=256가지의 입력 조합이 나타남.
이들 중 단지 8개만이 의미 있는 입력이므로 다른 입력들은 전부 무관조건이 됨.
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멀티미디어공학과 김해영
조합 논리 회로 설계 예
 멀티플렉서(Multiplexer)
 여러 개의 입력선 중의 한 선으로부터 정보를 받아들여 단일의 출력선으로
정보를 출력하는 조합 논리 회로
 특정 입력선의 선택은 선택선(Select line)에 의해 제어
 2n개의 입력과 1개의 출력, n개의 선택선
 4× 1 멀티플렉서 설계
 1. 입출력 변수의 개수를 결정/변수를 할당
4 입력 (I0, I1, I2, I3), 1 출력(Y), 2 선택선(S0, S1)
 2. 함수표(진리표)를 작성
 3. 논리회로 작성
S0
0
0
1
1
S1
0
1
0
1
Y
I0
I1
I2
I3
 OR게이트의 역할:
선택된 입력과 출력을 연결시켜
주는 통로
I0
I1
Y
I2
I3
S1
Computer System Architecture
S0
멀티미디어공학과 김해영
조합 논리 회로 설계 예
 4개의 2×1 멀티플렉서(Multiplexer)
 Enable input = 0 , 정상 동작
 선택선 S와 인에이블 입력선 E는 공통으로 인가
B0
2X1
MUX
1
E
S
Y0
A1
0
2X1
MUX
1
E
S
Y1
A0
B1
A2
B2
0
2X1
MUX
1
E
S
0
Y2
E
S
Yi
1
X
0
0
0
0
1
Ai
Bi
(b) 함수표
A3
B3
2X1
MUX
1
E
S
0
Y3
E
S
(a) 블록도
Computer System Architecture
멀티미디어공학과 김해영
조합 논리 회로 설계 예
 디멀티플렉서(DeMultiplexer)
 멀티플렉서의 역기능을 수행
 하나의 입력선과 2n개의 출력선, n개의 선택선으로 구성
 1×4 디멀티플렉서
S0
0
0
1
1
Y0
Y1
Y2
I
S1
0
1
0
1
Y
Y0
Y1
Y2
Y3
(b) 함수표
0
Y3
입력
I
1X4
DEMUX
S1
S1
S0
1
출력
2
3
S0
선택
(a) 회로도
Computer System Architecture
(c) 블록도
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조합 논리 회로 설계 예
 코드 변환 회로(2진/그레이 코드 변환기)
 그레이 코드 : 서로 이웃한 수끼리 1비트만 다르게 구성된 코드
 3비트의 2진수를 그레이 코드로 변환하는 회로 설계
 1. 입출력 변수의 개수를 결정/변수를 할당
3 입력 (a, b, c), 3 출력(x, y, z)
 2. 진리표를 작성 (변환과정  다음 Page)
a
0
0
0
0
1
1
1
1
b
0
0
1
1
0
0
1
1
c
0
1
0
1
0
1
0
1
x
0
0
0
0
1
1
1
1
y
0
0
1
1
1
1
0
0
 4. 논리 회로 작성
a
z
0
1
1
0
0
1
1
0
b
x
c (2진수)
y
z
(그레이 코드)
 3. 맵을 이용한 간소화 : 출력 부울 함수 유도
bc
a
00
01
11
10
0
1
bc
a
00
01
0
1
45
Computer System Architecture
1
1
x=a
1
1
1
11
10
1
1
1
y = a'b + ab'
bc
a
00
01
11
10
0
1
1
1
1
1
z = b'c + bc'
멀티미디어공학과 김해영
조합 논리 회로 해석 예
 2진수/그레이 코드 변환 과정
① 2진수의 최상위 비트는 그레이 코드의 최상위 비트가 된다.
② 최상위 비트부터 한 비트씩 오른쪽으로 진행하면서 이웃하는
2개의 2진수에 대한 XOR 연산을 수행하면 그 결과가 그레이
a
b
c
코드가 된다.
(2진수)
③ 마지막 코드가 얻어질 때까지 ②번을 반복한다.
 그레이 코드/2진수 변환 과정
x
y
z
(그레이 코드)
① 그레이 코드의 최상위 비트는 2진수의 최상위 비트가 된다.
② 최상위 비트와 두 번째 비트를 XOR 연산하면 결과가 2진수가 된다.
③ 두 번째 2진수 비트와 세 번째 그레이 코드의 비트를 XOR 연산하면
결과가 2진수가 된다.
x
y
z (그레이크드)
④ 마지막 코드가 얻어질 때까지 ③번을 반복한다.
간소화와 논리회로 작성  fig.2-28
a
Computer System Architecture
b
c
(2진수)
멀티미디어공학과 김해영
조합 논리 회로 설계 예
 코드 변환 회로 ( BCD / 2421 )
 2421 코드 : 각 자리수의 가중치를 21 , 22, 21 , 20 로 한 코드
 BCD 코드와 2421 는 4비트의 2진수의 16 가지의 비트 조합이 가능하지만 16개중
10개만을 사용하므로 6개는 무관 조건이 됨
 1. 입출력 변수의 개수를 결정/변수를 할당
4 입력 (w, x, y ,z), 4 출력(a, b, c, d)
 2. 진리표를 작성
w
0
0
0
0
0
0
0
0
1
1
x
0
0
0
0
1
1
1
1
0
0
y
0
0
1
1
0
0
1
1
0
0
z
0
1
0
1
0
1
0
1
0
1
a
0
0
0
0
0
1
1
1
1
1
b
0
0
0
0
1
0
1
1
1
1
c
0
0
1
1
0
1
0
0
1
1
d
0
1
0
1
0
1
0
1
0
1
 3. 맵을 이용한 간소화 : 출력 부울 함수 유도
45
 4. 논리 회로 작성
Computer System Architecture
멀티미디어공학과 김해영
조합 논리 회로 설계 예

코드 변환 회로 ( BCD / 2421 )
3. 맵을 이용한 간소화 : 출력 부울 함수 유도
yz
wx
10
yz
wx
00
01
11
00
01
11
10
00
0
0
0
0
00
0
0
0
0
01
0
1
1
1
01
1
0
1
1
11
d
d
d
d
11
d
d
d
d
10
1
1
d
d
10
1
1
d
d
a=w+xy+xz
b=w+xy+xz
45
Computer System Architecture
멀티미디어공학과 김해영
조합 논리 회로 설계 예

코드 변환 회로 ( BCD / 2421 )
3. 맵을 이용한 간소화 : 출력 부울 함수 유도
yz
wx
00
01
11
10
yz
wx
00
01
11
10
00
0
0
1
1
00
0
1
1
0
01
0
1
0
0
01
0
1
1
0
11
d
d
d
d
11
d
d
d
d
10
1
1
d
d
10
0
1
d
d
c=w+xy+xyz
d=z
45
Computer System Architecture
멀티미디어공학과 김해영
조합 논리 회로 설계 예

코드 변환 회로 ( BCD / 2421 )
4. 논리 회로 작성
w
x
y
a
z
b
c
d
45
Computer System Architecture
멀티미디어공학과 김해영
패러티 발생기(Parity bit generator)

패리티 비트 (Parity bit)
- 2진 정보를 전송할 경우 외부 잡음에 의해 1은 0으로 혹은 0은 1로 변하는 에러가 발생
- 에러가 발생한 2진 정보에서 에러를 탐지하기 위해 하나의 데이터 비트 첨가하는 에러
검출용 비트를 패리티 비트라고 함

진리표
Computer System Architecture
‘1’이 홀수 개 되게 함
‘1’이 짝수 개 되게 함
3 비트 정보
홀수 패러티
짝수 패러티
x y z
PO
PE
0 0 0
1
0
0 0 1
0
1
0 1 0
0
1
0 1 1
1
0
1 0 0
0
1
1 0 1
1
0
1 1 0
1
0
1 1 1
0
1
멀티미디어공학과 김해영
패러티 발생기(Parity bit generator)

카르노 맵을 이용한 간소화
yz
00
01
11
10
0
1
0
1
0
1
0
1
0
1
x
홀수 패러티
Computer System Architecture
yz
00
01
11
10
0
0
1
0
1
1
1
0
1
0
x
짝수 패러티
멀티미디어공학과 김해영
패러티 발생기(Parity bit generator)

부울 대수의 관계식을 이용한 간소화 ( 홀수 패러티 )
PO = x y z + x y z + x y z + x y z
PO = x y z + x y z + x y z + x y z
=(yz+yz)x+(yz+yz)x
=(yz+yz)x+(yz+yz)x
=(y • z)x+(y + z)x
=(y • z)x+(y + z)x
=(y + z)x+(y + z)x
=(y • z)x+(y • z)x
y + z=p
y • z=q
=xp+xp
=xq+xq
=x • p
=x + q
=x • (y + z)
=x + (y • z)
=x • y + z
=x + y • z
Computer System Architecture
멀티미디어공학과 김해영
패러티 발생기(Parity bit generator)

부울 대수의 관계식을 이용한 간소화 ( 짝수 패러티 )
PE = x y z + x y z + x y z + x y z
PE = x y z + x y z + x y z + x y z
=(xy+xy)z+(xy+xy)z
=(xy+xy)z+(xy+xy)z
=(x • y)z+(x + y)z
=(x • y)z+(x + y)z
=(x + y)z+(x + y)z
=(x • y)z+(x • y)z
x + y=p
x • y=q
=pz+pz
=qz+qz
=p + z
=q • z
=(x + y) + z
=(x • y) • z
=x + y + z
=x • y • z
Computer System Architecture
멀티미디어공학과 김해영
패러티 발생기(Parity bit generator)

출력 함수로부터 회로 구현
x
y
PO
z
홀수 패러티
x
y
PE
z
짝수 패러티
Computer System Architecture
멀티미디어공학과 김해영
조합 논리 회로 설계 예
 ROM을 이용한 조합 회로 설계
 2.3.4에서 디코더를 이용한 조합회로 설계
 ROM = 디코더 + OR
 디코더의 출력들과 OR게이트의 입력들을 서로 연결  ROM을 프로그래밍
 n개의 입력선과 m개의 출력선으로 구성
 2n개의 워드(word)와 워드당 m 비트로 구성
A1
A2
A3
2nx m
ROM
MAR
(DECODER)
MBR
An
ROM 블록도
 n개의 입력과 m개의 출력을 가지는 조합회로를 ROM을 이용하여 구현
 2n x m ROM이 필요
예
A
0
0
1
1
Computer System Architecture
B
0
1
0
1
F1
0
1
1
1
F2
0
1
0
1
F1(A, B) = ∑(1, 2, 3)
F2(A, B) = ∑(1, 3)
멀티미디어공학과 김해영
조합 논리 회로 설계 예
 ROM을 이용한 조합 회로 설계
 구현 : 2개(n)의 입력과 2개의 출력(m)을 가지는 ROM 필요
 ROM의 크기 4 x 2  2n x m
0
2X4 1
DECODER 2
3
A1
A2
A
0
0
1
1
B
0
1
0
1
F1
0
1
1
1
F2
0
1
0
1
F1(A, B) = ∑(1, 2, 3)
F2(A, B) = ∑(1, 3)
Computer System Architecture
F1
F2
4 x 2 ROM으로 조합 회로 구현
멀티미디어공학과 김해영
순차 논리 회로(Sequential logic circuit)
 순차 논리 회로
 조합 논리 회로 + 메모리 요소(플립플롭)
Combinational Circuit = Gate
Sequential Circuit = Gate + F/F
 출력 : 입력변수의 값과 현재상태[Q(t)]의 값에 의해 결정
입
력
조합회로
출
력
순차회로 블록도
메모리요소
Clock
[현재상태 : Q(t)]
동기식(synchronous) : 입력신호 타이밍이 클럭 발생기에서 규칙적으로 발생
비동기식(asynchronous) : 입력신호들이 변화하는 순서에 좌우됨
 메모리 요소 : 플립플롭(f/f)
 한 비트의 이진 정보를 저장할 수 있는 이진 셀(cell)
 정상 출력 Q(t)과 보수 출력 Q’(t)
50
Computer System Architecture
멀티미디어공학과 김해영
플립 플롭(Flip flop)
 기본 플립 플롭 회로
 2개의 NAND 게이트 혹은 NOR 게이트로 구성
 SR 래치(latch)
1
0
S(set)
1
0
1
0
R(reset)
R(reset)
1
0
S(set)
Q
Q'
Q
Q'
S
1
1
0
1
0
R
0
1
1
1
0
Q(t)
0
0
1
1
1
Q'(t)
1
1
(after S=1, R=0)
0
0
(after S=0, R=1)
1
(불능 상태)
S
1
0
0
0
1
R
0
0
1
0
1
Q(t)
1
1
0
0
0
Q'(t)
0
0
(after S=1, R=0)
1
1
(after S=0, R=1)
0
(불능 상태)
50
Computer System Architecture
멀티미디어공학과 김해영
플립 플롭(Flip flop)
 SR(Set/Reset) 플립플롭
R
Q
CP
(클럭 펄스)
Q'
S
논리도
SR
Q
00
0
Q
01
11
10
X
1
Q'
1
S
1
X
1
R
CP
기호
Computer System Architecture
Q( t +1) = S + R' Q
SR = 0
S 와 R 이 동시에 1 이 될 수 없음
특성 방정식
Q
0
0
0
0
1
1
1
1
S
0
0
1
1
S
0
0
1
1
0
0
1
1
R
0
1
0
1
R
0
1
0
1
0
1
0
1
Q(t)
0
1
?
Q(t+1)
0
0
1
불능
1
0
1
불능
Q(t+1)
no change
clear to 0
set to 1
Indeterminate
특성표
멀티미디어공학과 김해영
플립 플롭(Flip flop)

D(Data) 플립플롭
D
Q'
Q
D
0
1
D
0
1
Q(t+1)
clear to 0
set to 1
0
Q
1
0
1
1
1
Q( t +1) = D
CP

RS 플립플롭의 변형으로 R=S=1인 경우, RS f/f 은 불능이 되므로
S와R이 동시에 1이 되지 않도록 회로적으로 보장한 것
 JK(Jack/King) 플립플롭
Q'
Q
K
J
CP
Computer System Architecture
J
0
0
1
1
K
0
1
0
1
Q(t+1)
Q(t) no change
0
clear to 0
1
set to 1
Q(t)' Complement
JK
Q
00
0
1
01
11
10
1
1
1
1
Q( t +1) = JQ' + K' Q
멀티미디어공학과 김해영
플립 플롭(Flip flop)
 T(Toggle,반전) 플립플롭 : JK f/f 을 한개의 입력으로 한 것
T
Q
CP
Q'
T
0
1
Q(t+1)
Q(t) no change
Q'(t) Complement
논리도
T
Q
Q'
Q
특성표
0
0
1
1
1
1
T
Q( t +1) = TQ' + T' Q
CP
기호
Computer System Architecture
특성 방정식
멀티미디어공학과 김해영
주-종(Master-Slave) 플립 플롭
 주-종 플립플롭
 CP = 0 : 주(master) 플립플롭 비활성화
 CP = 1 : 종(slave) 플립플롭 비활성화
S
Y
S
Master
R
R
Q
S
Slave
Y'
R
Q'
주-종 플립플롭에서의 시차 관계
CP
CP
주-종 플립플롭
S
1. S=1, R=0 인 경우, CP가 0에서 1로 변하는 동안 주f/f 는
세트되고 종 f/f 는 CP=0 이므로 아무런 영향이 없음
2. CP=0 가 1 에서 0 으로 바뀌면 주f/f의 정보가 종f/f 에
전송되며 외부 출력이 Q=1 이 됨
Y
3. 주종 f/f 의 특성은 CP 가 0에서 1로 바뀌는 순간에 외부 출력Q
Q가 변화함
55
Computer System Architecture
멀티미디어공학과 김해영
플립 플롭의 여기표
 여기표(Excitation Table)
p109~ p112 의 특성표를 보고
 현재 상태와 다음 상태를 알 때 플립플롭의 입력 조건 정의한 표
 현재 상태(Present State) 와 다음 상태(Next State)로 표현
SR F/F
Q(t) Q(t+1) S
0
0
0
0
1
1
1
0
0
1
1
X
D F/F
Q(t) Q(t+1)
0
0
0
1
1
0
1
1
Computer System Architecture
R
X
0
1
1
JK F/F
Q(t) Q(t+1) J
0
0
0
0
1
1
1
0
X
1
1
X
K
X
X
1
0
D
0
1
0
1
T F/F
Q(t) Q(t+1)
0
0
0
1
1
0
1
1
T
0
1
1
0
멀티미디어공학과 김해영
플립 플롭의 트리거링(triggering)
 레벨 트리거 플립플롭(Level -Triggered F/F)
 상태 변화 : Clock Pulse가 1인 상태를 유지하는 동안의 입력신호 변화가
출력에 반영
 예제
CP
R
S
Q
Q'
S
R
CP
Q
(a) 출력 파형(초기상태 = low)
Computer System Architecture
(b) 블록도
멀티미디어공학과 김해영
플립 플롭의 트리거링(triggering)
 에지 트리거 플립플롭(Level -Triggered F/F)
 상태 변화 : Clock Pulse의 에지(상승에지와 하강에지) 동안에만
입력신호 변화가 출력에 반영
CP
R
S
상승 에지
하강 에지
Q(상승)
Q(하강)
(a) 클록 펄스의 에지
Q
Q'
Q
Q'
S
R
S
R
CP
(c) 상승 에지 플립플롭 블록도
Computer System Architecture
(b) 출력 파형(초기상태 = low)
CP
(d) 하강 에지 플립플롭 블록도
멀티미디어공학과 김해영
순차 논리 회로의 해석
 순차 논리 회로의 해석
 논리도로 부터 상태표 혹은 상태도를 도출

Clocked synchronous sequential circuit
Input
Combinational
Circuit
Output
1
Flip-Flops
Clock
Clock
 플립플롭 입력식( 1 )
xx
DA
 Boolean expression for F/F input
A
A
A
A'
A'
A’
B
B
B
B'
B’
B'
C
 입력식
 DA = Ax + B’x, DB = A’x
 출력식
 y = Ax’ + B’x’
DA
DB
clock
DB
C
Clock
y
y
60
Computer System Architecture
멀티미디어공학과 김해영
순차 논리 회로의 해석
 상태표(State Table)
 Present state, input, next state, output 표현
Input Equ. = Next State
Present State
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
Input
x
0
1
0
1
0
1
0
1
Input Equ.
DA
0
1
0
0
0
1
0
1
DB
0
1
0
1
0
0
0
0
Next State
A
0
1
0
0
0
1
0
1
B
0
1
0
1
0
0
0
0
Output
0/1
y
1
0
0
0
1
0
1
0
0/1
00
10
1/0
0/1
1/0
0/0
1/0
01
11
1/0
 상태도(State Diagram)
 상태도의 그래픽 표현(Graphical representation )
 원(상태: state), 직선(상태의 전이), I/O(input/output)
Computer System Architecture
멀티미디어공학과 김해영
순차 논리 회로의 설계
 순차 논리 회로 설계 과정
① 설계 사양으로부터 상태표와 상태도를 구한다.
② 사용할 플립플롭의 종류를 선택하고 플립플롭의 수를 결정한다.
③ 플립플롭의 입력과 출력 각각에 문자 기호를 붙인다.
④ 상태표를 확장하여 여기표와 출력표를 구한다.
⑤ 맵을 이용하여 간소화된 플립플롭의 입력함수와 조합 회로 부분의
출력함수를 구한다.
⑥ 논리도를 그린다.
Computer System Architecture
멀티미디어공학과 김해영
순차 논리 회로의 설계
 설계 예 : 이진 카운터 설계
 2비트 이진 카운터를 설계, JK 플립플롭 사용
 단 상태의 변화는 외부입력 x=1일 때 이진 상태 00,01,10,11,00,…를 반복
 1. 상태도 작성
x=0 0/00
00
x=0
x=1
JK F/F
Q(t) Q(t+1) J
0
0
0
0
1
1
1
0
X
1
1
X
01
x=0
Computer System Architecture
x=1
JK특성표
Next State =
Output
10

Present State
x=1 1/01
K
X
X
1
0
x=1
11
x=0
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
2. 상태표/여기표 작성
Input
x
0
1
0
1
0
1
0
1
Next State
A
B
0
0
0
1
0
1
1
0
1
0
1
1
1
1
0
0
F/F Input(여기표)
JA
0
0
0
1
x
x
x
x
KA
x
x
x
x
0
0
0
1
JB
0
1
x
x
0
1
x
x
KB
x
x
0
1
x
x
0
1
멀티미디어공학과 김해영
순차 논리 회로의 설계


3. 맵을 이용한 간소화
Bx
A
00
01
0
1
Bx
A
0
10
X
X
X
X
00
01
11
10
X
X
X
X
1
11
10
0
1
X
X
1
1
X
X
00
01
11
10
0
X
X
1
1
X
X
1
Bx
A
B
JA = Bx
Q'
Q
Q'
Q
KA
JA
KB
JB
CP
KA = Bx
x
01
A
A
1
1
Bx
11
4. 논리 회로 작성
00
Computer System Architecture
2비트 이진 카운터 논리도
JB = x
KB = x
멀티미디어공학과 김해영
카운터의 설계
 동기식 카운터, 비동기식 카운터(리플 카운터)
 비동기식 예제
CP
Q1
Q2
Q3
Q4
0
1
0
1
0
1
0
1
0
1
0
0
0
1
1
0
0
1
1
0
0
1
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
1
1
1
(a) 타이밍 차트
Q4
Q3
Q
J
1
Q2
Q
J
1
Q1
Q
J
1
Q
J
1
CP
K
1
K
1
K
1
K
1
Clear
(b) 10진 카운터 회로
65
Computer System Architecture
멀티미디어공학과 김해영
카운터의 설계
 동기식 예제(3비트 이진 카운터)
 하나의 공통 클럭이 모든 플립플롭의 클럭에 연결되며 이 공통 클럭에
의해 모든 플립플롭이 동시에 동작하는 카운터
 n비트의 2진 카운터는 n개의 플립플롭으로 구성되며 0에서 2n-1까지 셀
수가 있음
2. 상태표와 여기표 작성
1. 상태도 작성
상태표
000
111
001
010
110
101
011
100
상태도
Computer System Architecture
현재상태
A
B
C
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
여기표
다음상태
플립플롭 입력
A* B* C* TA TB TC
0
0
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
1
0
0
1
1
1
1
0
1
0
0
1
0
1
0
0
1
1
1
1
1
0
0
1
0
0
0
1
1
1
(b) 상태도와 여기표
멀티미디어공학과 김해영
카운터의 설계
 동기식 예제(3비트 이진 카운터)
 3. 맵을 이용한 간소화
BC
A
00
01
11
10
BC
A
00
01
11
BC
10
A
00
01
11
10
0
1
0
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
TA = BC
TB = C
TC = 1
 4. 논리 회로 작성
A
Q'
Q
TA
B
Q'
Q
TB
C
Q'
Q
TC
CP
(카운터 펄스)
1
Computer System Architecture
멀티미디어공학과 김해영
레지스터
 레지스터
 2진 정보를 저장하는 기억소자
 여러 개의 플립플롭으로 구성
 n비트 레지스터 : n개의 플립플롭으로 구성
 기능 : 저장, 시프트(Shift), 회전 등
A4
A3
A2
A1
Q
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D
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CP
I4
I3
I2
I1
4비트 레지스터
Computer System Architecture
멀티미디어공학과 김해영
시프트 레지스터
 시프트 레지스터
 오른쪽, 왼쪽으로 이진 정보를 시프트
 n비트 시프트 레지스터 : n개의 플립플롭 + 제어 게이트
Parallel outputs
Shift-right
REGISTER A
Serial output
Serial input
오른쪽 시프트 레지스터의 블록도
 입출력 방식
직렬
직렬
병렬
병렬
Computer System Architecture
입력
입력
입력
입력
- 직렬
- 병렬
- 직렬
- 병렬
출력
출력
출력
출력
멀티미디어공학과 김해영
집적 회로
 집적 회로
 크기가 작다.
 동작 속도가 빠르다.
 전력 소모가 적다.
 수명이 길며, 고장률이 낮아 신뢰도가 높다.
 외부 회로와 연결 회로가 간단하다.
 따라서, 경제적이다.
 반도체 제조 기술에 따른 집적 회로의 분류
하이브리드(hybrid)
디지털 IC
박막형(thin film)
후막형(thick film)
단극형(unipolor)
모노리틱(monolithic)
양극형(bipolor)
MOSFET(P,N,C,H형)
포화형
RTL,DTL,TTL
불포화형
ECL
I2L
Computer System Architecture
멀티미디어공학과 김해영
집적 회로
 회로의 집적도에 따른 분류
 소규모 집적 회로(SSI : Small scale Integrated circuit)
 중규모 집적 회로(MSI : Medium scale Integrated circuit)
 대중규모 집적 회로(LSI : Large scale Integrated circuit)
 초대규모 집적 회로(VLSI : Very Large scale Integrated circuit)
 DIP 모형
Computer System Architecture
멀티미디어공학과 김해영
집적 회로
 TTL IC
 마이크로프로세서
Computer System Architecture
멀티미디어공학과 김해영