Transcript High-Speed PCB Design Basic

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High Speed PCB Design
㈜ 에이로직스
성남시 분당구 서현동 250-2 한빛은행 B/D 4층
전화 : 031-703-5006
팩스 : 031-781-5006
www.alogics.co.kr
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Agenda
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• High-speed PCB란?
– Critical length
• High-Speed PCB설계를 위한 기본 지식
– 임피던스 매칭의 필요성
– 적층구조, Termination 결정
• High-speed PCB설계 Guide
– 3-W Rule, 20-H Rule
– 설계 Guide
• High-speed PCB 설계 사례
– IMT2000, ATM 및 기타 적용사례
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Today’s Technologies
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Technology
Rise Times Noise Margin
ECL
0.7-2 ns
0.8V
FAST - TTL
2-5 ns
1V
5.0V CMOS
2-3 ns
1.5V
3.3V CMOS
1-2 ns
0.8V
2V CMOS
0.5-2 ns
0.5 V
• Faster Rise Times & Lower Noise Margins
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Propagation Delay
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• Tpd of Electromagnetic fields in various media
Medium
Air (radio waves)
Coax cable (75% velocity)
Coax cable (66% velocity)
FR4 PCB, outer trace
FR4 PCB, inner trace
Alumina PCB, inner trace
Delay
ps/in
85
113
129
140-180
180
240-270
Dielectric
Constant
1.0
1.8
2.3
2.8-4.5
4.5
8.0-10.0
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High-Speed PCB?
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• PCB에서의 패턴길이가 Critical Length보다 크면
Transmission Line 해석을 해야 한다
Effective Length
• Critical Length =
L
7
=
Vpd x Tr
7
C
=
er
Tr
7
• When C = 3 x 108 m/s, Tr = 1ns, er = 4.5
Then Critical Length = 20mm
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Impedance Matching
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Zo
RL
Γ=
RL - Zo
RL + Zo
• RL = Zo 일때 Reflection이 발생하지 않는다
• 적층구조는 대칭구조로 한다(Layer 및 Gap)
• Termination 방법 및 저항 값을 결정
– Source Termination
– End Termination
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Characteristic Impedance
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• Microstrip Line
절연체두께
W
T
ZO =
h
5.98h
87
ln
0.8W + T
er + 1.414
유전율
패턴굵기
도체두께
• Strip Line
W
T
B
ZO =
1.9B
60
ln
0.8W + T
er
h
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Termination
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• Series Termination
S
RS
Zo
L
– R S = ZO - R d
– DC Noise Margin 좋음
– RS 저항은 Source단에
가깝게
• Parallel Termination
S
Zo
L
– R L = ZO
– Power 소모가 문제
– RL 저항은 Load단에서 분기
RL
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Termination
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• RC Termination
S
Zo
L
RL
CL
– RL = ZO , CL = 300pF
– 2 Parts 추가
– Band Width 고려 CL 값 결정
• Thevenin Termination
VCC
S
RL
Zo
L
RL
– RL = 2ZO
– 2 Parts 추가
– High Power for CMOS
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3-W Rule
Other
Trace
Clock
Trace
3W
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Other
Trace
≥W
≥2W
W
W
W
≥2W
≥W
3W
Ground Plane
2W
2W
Differential
Pair Trace
W
• Crosstalk를 최소화하기위해 Trace Width를 W라고할 때
Center to Center를 3W이상 이격(70% Flux Boundary)
– For 98% Flux Boundary, use 10-W Rule
• Differential Pair Trace는 위의 그림 참조
• Board Edge부분과는 충분히 거리를 둔다
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20-H Rule
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RF
H
20H
H
H
20H
20H
• High speed PCB에서 Power Plane Edge에서 RF Current
발생함. 이를 Fringing이라고 함
– Magnetic Flux Linkage에 의해 발생함
• 이를 최소화 하기위해 Power Plane은 가장 가까운
Ground Plane보다 두 층간 Gap을 H라고 할 때
20H만큼 작게 해 주어야 함
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Design Guide
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• 배선 길이만 같게 해서는 타이밍을 맞출 수 없다
– 패턴의 Propagation Delay와 Capacitance에 의한 RC Delay를 같이 고려
– Device의 Pin 특성, 배선 층, Via에 의한 Delay도 고려하여야 함
– Simulator의 도움 필요
• Clock Line은 짧고 굵게 배선한다(?)
– Clock Line은 먼저 Timing 계산을 하고 SI를 개선해야 함
– Critical Length를 넘어설 경우 임피던스 매칭 필요
(적층구조 및 재질에 따라 배선 폭 결정, Termination 필요)
• Clock Line은 내층으로 배선하여 EMI를 감소시킨다
– 외부로부터의 RF를 GND Plane이 차단, 자신의 RF도 외부로 발산 막음
– GND와 Power가 있을 때 GND에 가까운 Layer 사용
– PCB에서 가장 큰 RF Source는 Power Plane임
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Design Guide
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• 고속 신호는 가능한 한 기판 중앙을 통하게 한다
– 기판단은 Noise Level이 높음
– 기판단 근처에 고속신호를 통하게 되면 GND면에 Common Noise 발생
• T 분기 금지의 원칙을 가능한 지킨다
– Impedance mismatching 발생으로 신호 왜곡
– Impedance matching을 위해 배선 테크닉 필요
• 고속 신호 Line에서는 가능한 한 Via사용을 줄인다
– Via에 의한 L,C 성분이 발생하여 Delay 및 Noise 발생
– Layer jump시 항상 Return Current Path를 확보하여야 함
– Jumping은 GND Plane을 사이에 두고 하는 것이 제일 좋으며,
두 번째가 Power Plane, 인접한 Signal Plane간 이며,
Worst Case가 Top to Bottom이다
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Design Guide
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• Driver와 패턴의 특성임피던스를 일치시킨다
– 임피던스 부정합에 따른 반사 감소
– Driver의 내부저항을 고려하여 Source Termination으로 해결
• 중요한 Signal은 Shielding처리 한다(?)
– 3-W Rule을 적용하는 것 이상의 큰 효과를 보기 어려움
– Signal 자신의 EM Field Energy를 GND Plane과 Coupling하는데 소모
하게 되어 Signal의 속도를 떨어뜨림
– 고주파 Noise에 의한 영향은 감소시키지만 GND Plane과의 Capacitance
증가에 의한 RC Delay로 속도가 떨어짐
• Return Path를 고려한 배선이 되어야 한다
– 특히 Power/GND Plane형에서 Signal Via에 의한 Anti-Land에 의해
Return Current Path가 막히지 않도록 주의
– High Freq.에서는 Inductance가 제일 낮은 곳을 찾아 Return Path 형성
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Design Guide
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• Clock Driver, OSC 아래 부품배치 및 배선 금지
– Area Fill로 Ground 보강, 가능한 한 아래로 배선 금지
– 부품업체에서 제공하는 Layout 예를 참조
• GND는 가능한 한 Plane화 한다
– Self Capacitance에 의한 안정적인 Reference Voltage를 공급하고,
노이즈에 강하며 Signal Line에 대한 Return Path를 Ideal하게 제공
– Plane 형태가 불가능 할 경우 Copper로 보강
• 90도 배선 금지(45도 배선은 문제 없음)
– Magnetic Field에 의한 Crosstalk를 줄인다(직각부위에서 반사)
– 12Mil Pattern Banding 하나 당 0.2ps정도 속도 차이 남
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Layer Stackup
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• 4 Layer
S(2), G(1), P(1)
1.S
2.G
3.P
4.S
•1.S : Best layer for flux cancellation
•2~3층간 Gap을 작게하여 Power
Impedance를 줄인다.
•Poor flux cancellation
• 6 Layer
S(4), G(1), P(1)
1.S
2.G
3.S
4.S
5.P
6.S
•1.S : Only safe routing layer
S(4), G(1), P(1)
1.S
2.S
3.G
4.P
5.S
6.S
•2.S : Good flux cancellation
S(3), G(2), P(1)
1.S
2.G
3.S
4.P
5.G
6.S
•1S, 3S : Excellent routing layer
•6.S : Good flux cancellation
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Layer Stackup
• 8 Layer
1.S
2.S
3.G
4.S
5.S
6.P
7.S
8.S
1.S
2.G
3.S
4.G
5.P
6.S
7.G
8.S
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• 10 Layer
•2.S, 4S : Excellent routing
Layer
S(6), G(1), P(1)
•1.S, 3S, 6S, 8S : Excellent
routing Layer
1.S
2.G
3.S
4.S
5.G
6.P
7.S
8.S
9.G
10.S
S(6), G(3), P(1)
•1.S, 3S, 4S, 8S, 10S : Excellent routing Layer
•7S : Poor flux cancellation
S(4), G(3), P(1)
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