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ElapD4
04/11/2014
Ingegneria dell’Informazione
Lezione D4
• Strutture per convertitori A/D veloci
ELETTRONICA APPLICATA
E MISURE
– Convertitori a residui e pipeline
– Analisi di complessità e velocità
• Convertitori differenziali
Dante DEL CORSO
– Sovracampionamento
– Convertitori delta e sigma-delta
D4 – CONVERSIONE A/D - 2
»
»
»
»
Convertitori a residui
Convertitori con pipeline
Convertitori differenziali
Sovracampionamento
• Convertitori logaritmici
• Riferimenti:
» D. Del Corso: Elettronica per Telecomunicazioni: cap. 4.5
» M. Zamboni: Elettronica dei sistemi di interc. e acq.: cap. 4.7
» F. Maloberti: Understanding Microelectr…: Chapt. 7.6, 7.7
AA 2014-15
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Classificazione dei convertitori A/D
Complessità
convers.
•
•
•
•
•
Parallelo (flash)
Pipeline
Residui
Appross. Successive
Inseguimento
2N
Tempo di
Approssimazioni successive
• Il segnale di ingresso viene confrontato con S/2: il
risultato determina il MSB
– MSB = 0: confronto successivo con S/4
– MSB = 1: confronto successivo con 3S/4
1
» il risultato determina MSB - 1
» …..
1
1
N
2N
A
+
A’
-
SAR: Logica di
approssimazione
CK
D
• Complessità: legata al numero di comparatori.
• Tempo di conversione: legato al numero massimo di
cicli di clock richiesti per eseguire una conversione.
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convertitore D/A
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Confronti nel convertitore con SAR
• Sequenza di confronti e decisioni eseguiti nel
convertitore ad approssimazioni successive:
• Al primo passo A viene confrontato con S/2
– dato che A > S/2 il MSB viene messo a 1
– 1 (MSB):
A > S/2?
– 2 (MSB-1)
ovvero
ovvero
A > S/4 + S/2 MSB?
A - S/2 MSB > S/4?
2(A - S/2 MSB) > S/2? (confronto con S/2)
• Posto
–
Conversione a residui - 1
(confronto con S/2)
S
A - S/2 MSB = R1 (residuo del MSB)
A
S/2
2 R1 > S/2?
• L’algoritmo delle approssimazioni successive esegue
una catena di confronti tra il residuo Ri della
conversione precedente e S/2.
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t
0
S = S/2
A > S/2 ?
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1
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Conversione a residui - 2
• Il residuo della conversione del MSB è R1
Conversione a residui - 3
• Dato che 2R1 < S/2 il MSB-1 viene messo a 0
– R1 viene amplificato (x 2) e confrontato con S/2
– il residuo della conversione del MSB-1 è R2
– R2 viene amplificato (x 2) e confrontato con S/2
S
S
2 R2
A
S/2
A
S/2
R1
2 R1
2 R1
t
0
S = S/2
MSB = 1
R1
S = S/2
2R1 > S/2 ?
t
S = S/2
MSB = 1
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R2
0
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S = S/2
2R2 > S/2 ?
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Conversione a residui - 4
• Dato che 2R2 > S/2 il MSB-2 viene messo a 1
S = S/2
MSB-1 = 0
Conversione a residui - 5
• Ri = differenza tra A e sua approssimazione
– il residuo della conversione del MSB-2 è R3
– il procedimento continua per i bit successivi
– a ogni passo il residuo viene amplificato (x 2) e riconfrontato
con S/2
S
S
2 R2
A
S/2
2 R2
R1
A
S/2
R3
2 R1
2 R1
R2
t
0
S = S/2
MSB = 1
R1
S = S/2
MSB-1 = 0
R2
t
0
S = S/2
MSB = 1
S = S/2
MSB-2 = 1
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R3
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S = S/2
MSB-1 = 0
S = S/2
MSB-2 = 1
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Convertitore a residui – singolo bit
Convertitore a residui - complessivo
• La struttura a residui richiede, per ciascun bit
–
–
–
–
Amplificatore x 2
Comparatore
D/A a 1 bit
Sommatore
(A; per riportare il residuo al fondo scala)
(C; per decidere il valore del bit)
(per ricostruire l’approssimazione)
(S; per calcolare il residuo)
Amplificatore
R1
Comparatore
2*R1
R1
2*R1
R2
R2
Sommatore
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2*R2
D/A 1 bit
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Confronto con altre tecniche
• Convertitore a residui su N bit:
– N comparatori;
N cicli di confronto
• Convertitore ad approssimazioni successive su N bit:
– 1 comparatori;
Convertitori pipeline
• Inserendo elementi di memoria nei convertitori a più
stadi, è possibile operarare su
campioni successivi nello stesso tempo:
– Sequenza di campioni all’ingresso : A, B, C, D, ...
N cicli di confronto
• Confronto residui  approssimazioni successive
– Maggiore complessità:
– Stessa velocità:
stadio
N comparatori contro 1
N cicli
1
2
3
4
• ADC a residui: nessun vantaggio rispetto a quelli noti
– Svantaggio: maggior numero di comparatori
tempo: t1
t2
t3
t4
A
X
X
X
B
A
X
X
C
B
A
X
D
C
B
A
– A t4 è disponibile il risultato della conversione di A
• Diventa interessante con la tecnica pipeline
– Tempo di conversione “equivalente” più breve
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Struttura di convertitore pipeline
Confronto con altre tecniche
• Un convertitore con pipeline su N bit richiede:
– N comparatori
– N cicli di confronto
(per completare la conversione di un campione)
– Fornisce un risultato completo a ogni confronto
• Tempo di conversione:
– Conversione in 1 ciclo (throughput)
– Latenza di N cicli
• Velocità del flash con N comparatori (contro 2N)
• Ritardo nella disponibilità del risultato (non rilevante)
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Classificazione dei convertitori A/D
Complessità
•
•
•
•
•
Parallelo (flash)
Pipeline
Residui
Appross. Successive
Inseguimento
2N
N
N
1
1
Tempo convers.
1
1
N
N
2N
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Generalizzazione
• I convertitori a residui possono essere con o senza
pipeline
– Il ritardo di conversione non cambia
– Il throughput (inverso di Tc “equivalente”) aumenta
• Le tecniche a residui (con o senza pipeline) possono
essere usate su più bit
• Complessità: legata al numero di comparatori.
• Tc: max di cicli di clock per eseguire una conversione.
– Il comparatore diventa un A/D a N bit
– La ricostruzione del valore approssimato richiede D/A da N bit
– L’amplificatore guadagna 2N
• Possibili diversi compromessi complessità/velocità
• Alcune tecniche di scarso interesse, altre “ottime”
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04/11/2014
Esempi: A/D da 8 bit
Convertitori a residui multibit
• Flash a 8 bit:
» Numero di comparatori:
» Tempo di conversione:
28-1 =
TC
MSB, …..
(D7, 6, 5, 4)
A/D - 4bit
255
+
4
A/D - 4bit
4
2 celle da 4 bit
Tc(A/D) + Ta(D/A) + Tc(A/D)
4(22-1) = 12
4TC + 3 TDA
+
Convertitore A/D
8 bit a residui
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• Strutture per convertitori A/D
– Strutture a residui e pipeline
– Analisi di complessità e velocità
– Strutture miste
2(24-1) = 30
1/(TC + TDA + TSH)
2(TC +TDA +TSH)
• Convertitori differenziali
– Sovracampionamento
– Delta e sigma-delta
– Quattro flash da 2 bit in cascata:
4(22-1)
= 12
1/(TC + TDA + TSH)
4(TC+TDA +TSH)
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• Conversone nonlineare
– Applicazioni a segnale vocale
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Conversione differenziale
• Viene quantizzata la differenza tra valore attuale e
valore precedente (ricostruito)
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Convertitore delta (∆)
• Convertitore differenziale a integratore
– L è una serie di impulsi positivi o negativi, a cadenza Tck
– Il segnale ricostruito AR è l’integrale di L
» Conversione A/D a 1 bit (comparatore)
» Flusso seriale di bit non pesati
(comando U/D di A/D a inseguimento)
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LSB+1, LSB
(D1, D0)
Lezione D4
– Due flash da 4 bit in cascata:
» Numero di comparatori:
» Cadenza di conversione:
» Tempo di latenza
A/D - 2bit
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Esempio: A/D da 8 bit con pipeline
• Strutture a residui con memoria (analogica)
all’ingresso di ogni stadio (pipeline)
D/A - 2bit
4
4 celle da 2 bit
» Numero di comparatori:
» Cadenza di conversione:
» Tempo di latenza
D3, D2
A/D - 2bit
Tc complessivo:
– Quattro flash da 2 bit in cascata:
» Numero di comparatori:
» Tempo di conversione:
D/A - 2bit
+
Convertitore A/D
8 bit a residui
2(24-1) = 30
2TC + TDA
D5, D4
A/D - 2bit
D3, 2, 1, 0
– Due flash da 4 bit in cascata:
» Numero di comparatori:
» Tempo di conversione:
D/A - 2bit
+
D/A - 4bit
16
• Tecniche a residui:
MSB, MSB-1
(D7, D6)
A/D - 2bit
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4
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04/11/2014
Segnali nel convertitore ∆
Dinamica del convertitore ∆
• L è una serie di impulsi + o -, a cadenza Fck = 1/Tck
• Il segnale ricostruito R è l’integrale di L
• A ogni impulso R si sposta di γ .
• dinamica:
– Vi minimo rilevato (idle noise): γ/2
– Slew rate massimo: γ/Tck
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Vantaggi e limiti del convertitore ∆
• Un convertitore differenziale tipo ∆
Convertitore differenziale Σ∆
• Dinamica legata allo slew rate del segnale
– Non richiede componenti precisi
– Il convertitore ∆ ha una dinamica limitata,
– Per ampliare la dinamica: limitare lo slew rate
 ridurre l’ampiezza al crescere della frequenza
– Integratore all’ingresso
– Derivatore in uscita
• Limiti per i segnali trattati
– Livello minimo rilevabile: γ
– Limite superiore (dinamico): overload
– γ corrisponde a AD di un convertitore standard
• Dinamica legata alla cadenza di clock
– Non dipende da γ
– Dinamica pari a Fck/p Fs
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Convertitore Sigma-Delta
• Per semplificare il sistema
– Raggruppare i due integratori sugli ingressi del sommatore
– Eliminare la coppia integratore/derivatore nel D/A
A/D
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Rumore di quantizzazione nel Σ-∆
• Nel Σ-∆ il rumore di quantizzazione εq viene introdotto
dopo l’integratore
D/A
• La fdt tra rumore N e
uscita Y è di tipo
passa-alto
– Rimangono i filtri anti-aliasing di ingresso e di uscita
(non indicati)
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04/11/2014
Sovracampionamento e decimazione
Schema a blocchi completo
• Aumentando la cadenza di campionamento
– Rumore di quantizzazione sparso su banda più ampia

» Riduzione della potenza di rumore in banda base
» Specifiche meno stringenti per i filtri anti aliasing
A
filtrato
• Svantaggio:
– Maggior numeri di bit da trattare, maggior consumo
D seriale,
cadenza alta
D parallelo,
cadenza bassa
• Soluzione: decimazione
– Filtraggio digitale dell’uscita
– Sposta il filtro dalla parte analogica a quella digitale
– Operazione inversa (interpolazione) al D/A
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DECIMATORE
A
– Allontanamento degli spettri secondari
A’
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Quantizzazione lineare e logaritmica
• Conversione A/D con caratteristica lineare
Quantizzazione nonlineare
• Quantizzazione lineare
(intervalli AD costanti)
– Intervalli di quantizzazione costanti
D
– Potenza del rumore di
quantizzazione costante
– SNRq dipende dal
livello del segnale
• Conversione A/D con caratteristica logaritmica
– Intervalli proporzionali all’ampiezza del segnale
» Segnali di basso livello  AD piccolo
» Segnali di ampio livello  AD grande
A
AD1
• Quantizz. nonlineare
(AD variabile)
– Potenza del rumore di quantizzazione variabile
» Errore più piccolo per segnali di basso livello
(quantizzazione più fine per livelli bassi)
– Stessa “qualità” per segnali di ampiezze differenti
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AD2
SNRq
– Potenza del rumore di
quantizzazione legata
al livello del segnale
– SNRq indipendente
dal livello del segnale
• SNRq indipendente dal livello del segnale
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
INTERPOLATORE
S
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Conversione del segnale vocale
Convertitori logaritmici reali
• Per segnali piccoli la quantizzazione ritorna lineare,
quindi SNRq varia con l’ampiezza (6 dB/ottava)
• Segnale vocale caratterizzato da
– Ampia dinamica
» SNRq variabile con l’ampiezza del segnale
Oltre il fondo scala,
rumore di Overload
SNRq
– Distribuzione di ampiezza esponenziale
» Livelli bassi maggiormente probabili
» Basso SNRq “medio”
• Conversione A/D con legge logaritmica
Ampiezza
– SNRq costante su ampia dinamica di segnale
» SNRq medio più alto
» Minor numero di bit (N) per un determinato SNRq
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Legge lineare,
SNRq variabile
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S
Zona con passo di quantizzazione variabile:
Legge logaritmica, SNRq costante
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04/11/2014
Esercitazione di laboratorio 3
• Funzionamento ed errori di un convertitore D/A
• In un convertitore a residui con stadi da 2 bit, quale deve essere
il guadagno degli amplificatori?
– Convertitore D/A con resistenze pesate o rete a scala,
deviatori di tensione, uscita in tensione
– Pilotaggio con circuiti logici CMOS (contatore)
– Misura della caratteristica di conversione A(D)
– Calcolo della retta approssimante e degli errori
• Quali sono i vantaggi e i difetti dei convertitori pipeline?
• Tracciare lo schema a blocchi per un convertitore pipeline da 12
bit realizzato con A/D flash da 4 bit.
• Elencare vantaggi e svantaggi della conversione differenziale
• Passaggio a convertitore A/D a inseguimento
• Quale parametro determina la dinamica di un convertitore
differenziale?
– Verifica della dinamica e dello slew rate
• Quali sono i vantaggi del sovracampionamento?
• Riferimenti
– Del Corso: Convertitore con rete a scala
– Manuale su sito Areeweb….
04/11/2014 - 37
2014 DDC
Verifica lezione D4
• Quale è il vantaggio principale della conversione logaritmica?
4.L1
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