Transcript Presentazione - Daniela Di Sclafani

Tesi di laurea di:
Daniela Di Sclafani
SVILUPPO DI UNA
STRUTTURA INTEGRATA
PER LA GESTIONE DEGLI
‘INTERRUPT’ NEI
MICROCONTROLLORI
Tutor universitario:
Prof. Ing. Giuseppe Caruso
Tutor aziendale
STMicroelectronics :
Ing. Vincenzo Matranga
ANNO ACCADEMICO 2005/2006
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OBIETTIVI

Sviluppo di istruzioni di “Interrupt Management”

Implementazione di blocchi di decodifica e di
esecuzione per le istruzioni ideate
- uso del brevetto “US6,668,199” Ing.Matranga V. et al.
(UC a struttura modulare)
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AMBIENTE DI LAVORO

Sistemi EDA:
- Ncsim di Cadence,
- Design Compiler e Physical Compiler di Synopsys,
- Design Framework II (icfb) di Cadence,
- Silicon Ensamble di Cadence,
- Virtuoso di Cadence.

Workstation SUN Microsystems

Sistema operativo SOLARIS (UNIX)
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MICROCONTROLLORE “EMBEDDED”
• architettura Harward con “core” a 16 bit
“MICRO”
SP_RAM
MBUS(15:0)
segnali
d’ingresso
SP
Unità di
elaborazione
ALU
Unità di
controllo
segnali
di uscita
PC
MADDR(15:0)
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ISTRUZIONI DI INTERRUPT
• Abilitazione
/ Disabilitazione
/ Reset
Gestione
RETI : ritorno
delle
dalla
priorità
subroutine
corrente
1101
4 bits fixed width
2 2bits
3bits
bits
2 2bits
bits 4 bits
2 bits
15 downto
downto 12
12
15
11
10 9
11
11 10
10
9 98 8
INTM
INTM
INTM
110 10B 0
8 downto
567
7
8 bits 6 bits
5 bits
6
5
4
3
1 00 0
452
downto
downto
S’1 S’0Lev.3
S1 S0Lev.1
S3Reserved
S2Lev.2
Pr.SGS’3 S’2Lev.4
S AG G conditions
Interrupt signals
• 16 livelli di priorità
• LOAD sull’Interrupt Vector Table
• 16 segnali
Interrupt
Management del gruppo
BS
A G
Seleziona
la sottoclasse
di segnalidi
di interrupt
interrupt indirizzabili
0 4 bits fixed
0 0 width Enable/Disable
G
3 bits
Seleziona
il gruppo
di 0segnali
G
0
0 1
Enable/Disable G1
Pr.S0G
1101
0
Lev.3
1
Lev.2
1
Lev.1
1
Lev.4
9 bits nell’istruzione
di interrupt coinvolto
8 downto 0
11 10
9
Disable
all priorità
G0_MSB(3:0)
Assegna
il livello
di
alla sottoclasse
selezionata G1
1 0
G0
15 downto 12
INTM
1 1
Enable
all 1
1 0
Reserved
G0_LSB(3:0)
Assegnano i diversi segnali della sottoclasse a cui si
0 0
Reset G0
associano i livelli di
priorità 3, 2, 1.
0 1
G1_MSB(3:0)
G1_LSB(3:0)
Reset G1
1 Reset all
Bit
fittizi, calcolati
per esclusione, che assegnano il segnale con livello di
priorità massimo.
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SET DI ISTRUZIONI
Codice Operativo
15 downto 12
WORD
Campo Operando
11 downto 0
0000
LDWR 0100
LOGIC_SIGN
SET
(Caricamento
di 0001
(Operazioni
logiche
su
word di
suingresso)
registro)
segnali
CLEAR
BRANCH
PULSE
(Salto
ad un
SREGOP
indirizzo
relativo)
(Operazioni
logiche
su
singolo registro)
0010
0101
0011
1001
MOVE 0111
WAIT
(Spostamento
tra 1000
Istruzioni di forzatura per i segnali di uscita
Istruzioni logiche ed aritmetiche
Istruzioni di caricamento e salto
Istruzioni di wait
registri)
DREGOP 1011
1010
LSRAM
(Operazioni logiche
su
INTM 1101
(Load
e Save
due registri)
da/su RAM)
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Istruzioni per la gestione degli interrupt
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UNITA’ DI CONTROLLO MODULARE
VANTAGGI:
BUS
UC_LOAD
UC_FORCE
UC_WAIT
UC_INT
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COLLECTOR
UC_LOGIC
•
Moduli indipendenti
•
Simulazioni separate
•
Debbugging facilitato
•
Facili modifiche
(inserimento /
cancellazione di istruzioni)
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IMPLEMENTAZIONE BLOCCHI
VHDL
---------------
1.
Descrizione comportamentale
2.
Simulazioni comportamentali
3.
Sintesi fisica
4.
Simulazioni gate-level (back-annotation)
5.
Layout
6.
Simulazioni post-layout
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Design
For
Testability
<blocco>.vhd
tb_<blocco>.vhd
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UC_INT ed INT_CONTROLLER
Unità di controllo
Unità di elaborazione
word
INTERRUPT
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INT_MANAGER
INTERRUPT
INTERRUPT
CONDIZIONATI
•
Abilita/Maschera i segnali di interrupt
•
Fornisce i RESET dei segnali di interrupt:
- istruzione RESET di microcodice
4 sottoblocchi : 1
- dopo il salto alla subroutine relativa
• Gestisce la fase preliminare all’esecuzione
delle istruzioni per la gestione delle priorità
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PR_CONTROLLER
INTERRUPT
CONDIZIONATI
INTERRUPT
ORDINATI
•
Smista i segnali di interrupt in ordine di priorità
•
Formato da 5 sottoblocchi:
4
1
4 sottoblocchi : 2
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DEC_ROUTINE
INTERRUPT
ORDINATI
• Decodifica la richiesta di interrupt a priorità
maggiore
4 sottoblocchi : 3
• Fornisce il segnale di selezione dell’indirizzo
della subroutine da servire
• Comunica all’unità di controllo che si sta
servendo un interrupt
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• Contiene la matrice con gli indirizzi
delle subroutine
• Contiene un mux attraverso il quale
si seleziona l’indirizzo corrispondente
all’interrupt da servire
PC
4 sottoblocchi : 4
INT
VECT
TABLE
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INT_PC
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Microcode Memory
MUX_ROUTINE
SCHEMATICO
INT_CONTROLLER
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REPORTs del PROGETTO
Operating Conditions:
wc_1.60V_105C
Library: FLASHT11_LV (65 nm)
Celle combinatorie
Flip Flop
Area totale celle
Data arrival time
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35
854
497,9 µm2
18891,9 µm2
6
245
432,5 µm2
17272,2 µm2
930,4 µm2
36164,1 µm2
(22 gates)
(851 gates)
2,28 ns
7,92 ns
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CATENA DI SCAN UC_INT
DF
T
- 6 Flip-Flop di tipo scan
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SIMULAZIONE LOGICA del “MICRO with INTERRUPTs”
Subroutine interrupt INT_G0(6) => FC44 : FC4A
Subroutine interrupt INT_G0(4) => FC34 : FC3A
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a priorità
maggiore
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SIMULAZIONE ‘GATE-LEVEL’ INT_CONTROLLER
Operating Conditions: wc_1.60V_105C Library: FLASHT11_LV (65 nm)
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LAYOUT MODULARE
UNITA’ DI CONTROLLO
UC_FORCE
UC_LOAD
UC_LOGIC
UC_INT
UC_LOAD
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Ringraziamenti
Tutor universitario:
Prof.Ing. Giuseppe Caruso
Tutor aziendale:
Ing.Vincenzo Matranga
Responsabile del
‘Development Center STMicroelectronics’
di Palermo:
Ing. Biagio Giacalone
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