Transcript ppt - KEK

Mark2用ADDAボード現状報告
遅い取り出し打ち合わせ 2007年12月27日10:00～
武蔵工業大学 計測制御研究室 市川 武
•アナログ入出力インターフェース
•デジタル入出力インターフェース
1
ORS-112の仕様
AD/DA card:ORS-112
FPGA:Xilinx Virtex2
16bit x4 ADC 2.5Msps
16bit x4 DAC 625Ksps
ADC「AD9260」の入力範囲（0.5～4.5V）
2
入力アンプの回路構成
①
③
②
⑧
⑥
④
⑤
VREF=2.5V
オフセット電圧2.5V 入力電圧範囲1.0V～3.8V
3
アナログ入力インターフェース
•
•
•
•
BNCを使用
４chを確保
アンプ駆動用に外部から+5V入力
2mmピッチのコネクタでORS-112に出力
4
DC +5V in
BNCコネクタ
プリアンプ回路(AD8138)
+5V
Ch1
GND
VREF
VIN
VINA
VINB
1
2
3
4
Ground
Reference A
Input A +
Input A Ground
Reference B
プリアンプ回路(AD8138)
+5V
Ch2
GND
VREF
VIN
VINA
VINB
5
6
7
8
Input B +
Input B Ground
Reference C
Input C +
Input C -
プリアンプ回路(AD8138)
+5V
Ch3
Ground
GND
VREF
VIN
VINA
VINB
9
10
11
12
プリアンプ回路(AD8138)
+5V
Ch4
GND
VREF
VIN
VINA
VINB
13
14
15
16
Reference D
Input D +
Input D -
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
ヒロセ製 ピンヘッダー
50ピン2mmピッチ
（16ピン使用）
5
アナログ出力インターフェース
オンボードDAC「LTC2602」の出力範囲（0～4.096V）
•
•
•
•
BNCを使用
４chを確保
2mmピッチのコネクタでORS-112に出力
増幅回路(±10V)
6
DC in
BNCコネクタ
+V
Ch1
増幅回路
（max ±10V）
GND
A_OUT
1
2
VOUT
Ground
Output A
Ground
Output B
Ground
Output C
+V
Ch2
増幅回路
（max ±10V）
GND
B_OUT
3
4
Ground
Output D
1
2
3
4
5
6
7
8
VOUT
+V
Ch3
増幅回路
（max ±10V）
ピンヘッダー
26ピン2mmピッチ
（8ピン使用）
GND
C_OUT
5
6
VOUT
+V
Ch4
増幅回路
（max ±10V）
GND
D_OUT
7
8
VOUT
7
デジタル入出力インターフェース
GPIOカードからの入力
2ch×16bit ＝ 32bit ＋
GPIOカードへ出力
2ch×16bit ＝ 32bit
Micro-line の空きピン数
BB-line
C-line
E-line
10ピン(17～26)
32ピン(1～32)
9ピン(1～9)
32
＝ 64bit
9
1
E
D
C
FPGA
32
26 25
17
1
BB
B
A
合計して51ピン
空きピンが足りない！
8
デジタル入出力インターフェース
• マルチプレクサを用いて入力16bit、出力16bit
にそれぞれ信号線を減らす
• LVDS→single endedトランスミッタとして
KEK製GPIOドータカードを使用
40
pin flat connector
• 信号線のグランドとして
ORS-112上のsignalGroundを使用
9
GPIO IN
40
Flat 40 line
Flat 40 line
SEL
MUX
16bit
16bit
INPUT Data
Flat 16 line
40
pin flat connector
pin flat connector
Spill
pin flat connector
pin flat connector
40
B.I.
40
16bit
32
ヒロセ製
2.54mmピッチ
コネクタ
26pin
Flat 40 line
32
Flat 40 line
26 25
1
17
SEL
deMUX
Signal
GND
Flat 8 line
16bit
16bit
OUTPUT Data
Flat 16 line
40
pin flat connector
pin flat connector
RQ
40
pin flat connector
pin flat connector
40
EQ
1
9
E
D
C
FPGA
GPIO OUT
40
Timing Gate
(1bit)
16bit
10
BB
B
A
GPIO IN
40
Flat 40 line
Flat 40 line
SEL
MUX
16bit
16bit
40
pin flat connector
pin flat connector
Spill
pin flat connector
pin flat connector
40
B.I.
40
Timing Gate
(1bit)
INPUT Data
Flat 16 line
16bit
32
9
1
E
D
C
DC in
Ch1
増幅回路
（max ±10V）
Ch2
増幅回路
（max ±10V）
Ch3
増幅回路
（max ±10V）
Ch4
増幅回路
（max ±10V）
FPGA
32
26 25
17
1
11
BB
B
A
Mark-Ⅲ
オリジナル品、専用
システム構成
①マザーボード
②ADCボード コネクタ接続
③DACボード コネクタ接続
④ドーターボード１（DSP C6713） コネクタ接続
⑤ドーターボード２（FPGA 型番未定） コネクタ接続
⑥メモリ（RAM、SIMM） 一部ソケット接続
⑦I／Oボード（イーサネット) コネクタ接続
⑤
ADC
①
DAC
FPGA
D-OUT
D-IN
②
③
OPT
OPT
⑦
A
④
DSP
D
SIMM
⑥
Ethernet
用CPU
12