Transcript Vertex Detector for GLC - JLC

GLC実験用
バーテックスディテクターの
ためのCCDの開発
Yasuhiro Sugimoto
KEK
KEK/Niigata/Tohoku/Toyama
Collaboration
@浜松, Oct. 30, 2003
CCD based Vertex Detector for GLC
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目次


GLC概説
CCD Vertex Detector


GLC/TESLAにおけるCCDのメリット/デメリット
R&D Status


薄いウェファー
電子による放射線損傷 :



Dark Current, Hot Pixels, CTIの測定結果
CTIの改善
今後のR&Dの進め方
CCD based Vertex Detector for GLC
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GLC プロジェクト

JLC は GLC (Global Linear Collider)に
名前を変更した



Xバンド常伝導加速技術に基づく、重心系エネル
ギー500GeV – 1TeV のリニアコライダー
将来的には国際的機関による、設計、建設、運
転を想定
実験開始 2013年（希望）
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GLCをめぐる国際的情勢




2005年から、世界で一つのLCのR&D、設計、提案を行うた
めにPre-GLCC（仮称）が組織される
それに先立ち、加速器技術として、GLC/NLC方式(Warm
Technology)か、TESLA方式(Cold Technology)のどちらを
採用するかが決定される
加速器だけでなく、測定器のR&DもPre-GLCCのもとに行わ
れると思われる
バーテックス検出器の技術は加速器に採用される技術の選
択に大きく影響される（次ページ参照）
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LC ビーム構造
GLC/NLC: トレイン間に読み出し ( 1 frame/6.7ms )
TESLA: トレインの最中に読み出し ( 1 frame/50ms )
 GLC/NLC のほうがバーテックス検出器には好都合
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CCD Vertex Detector

CCDのメリット


薄い (~20mm) 有感層 (=エピタキシャル層)
 多重散乱が少ない
エピ層でのDiffusion



CCDの優れた空間分解能のキーポイント
Diffusionには時間がかかる :
d = sqrt(Dt) ~ 6mm @ t=10ns
 GLC/NLCの場合は問題なし
(Fully depleted CCD at TESLA)
CCDは簡単な構造


大面積ウェファー
高い歩留まり
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CCD Vertex Detector

CCDのデメリット

電荷の移動距離が長い
 放射線損傷によって生成さ
れるトラップに起因する
Charge transfer
inefficiency (CTI)
 長い読み出し時間
Multi-port readout
CP-CCD
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R&D 項目

Design Criteria :
“技術的に可能な限りの最高のバーテックス分解能”




センサー自体の高い分解能
多重散乱の最小化  薄いウェファー
衝突点になるべく近づける  放射線耐性
可能ならば常温運転
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薄いウェファー

裏面照射CCD

最大±20mmの非平面性  小さなセルの障子/ハニカム型
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電子による損傷

GLCで予想されるビームバックグラウンド


リニアコライダーでは e+/e- pair background が衝突点での
beam-beam相互作用によって生じる
ジェネレーター ‘CAIN’ と GEANT4をベースにしたシミュレー
ター ‘JUPITER’によるシミュレーション
B=3T,
R=24mm
Hits/train
( /mm2)
Hits/y (107sec)
( /cm2)
B=3T,
R=15mm
B=4T,
R=15mm
0.3
2
1
0.5x1011
3x1011
1.5x1011
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電子による損傷

テストサンプル CCD





256x256 pixels
浜松製
読み出し周波数 : 250kHz
読み出し周期 : 2 sec
照射条件:
 室温
 バイアス・クロックなし
 Sr-90: 0.6, 1.0, 2.0 x 1011/cm2
 150 MeV beam: 0.5, 1.0 x 1011/cm2 (5x1011/cm2 in Oct.)
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電子による損傷

NIEL 仮説
バルクダメージは nonionizing energy loss
(NIEL)に比例
 電子のNIEL は強いエネ
ルギー依存性を持つ
 最内層のCCDをヒットする
e+/e- pair backgroundは
~20MeV付近にピーク
 高エネルギー電子による
照射テストが必要

Sr-90
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GLC b.g.
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電子による損傷

Flat-band Voltage Shift




SiO2 におけるダメージ
(positive charge build-up)
が動作電圧をシフトさせる
FVS は MPP thresholdの
シフトとして観測される
2x1011e/cm2 まで、めだっ
たFVSは観測されなかった
今後、バイアス、クロックを
オンにして測定する必要あ
り
Amplitude of Negative Clock Voltage (V)
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電子による損傷

Dark Current Pedestal



MPP modeでは spurious
dark current (dark current
pedestal: DCP) が観測された
この DCP は Si-SiO2 界面にト
ラップされたホールのimpact
ionizasionによるものと考えら
れる
ビームを照射したCCDのほう
がSr-90を照射したものより大
きなDCPを持つように見える
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Beam
Sr-90
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電子による損傷

ホットピクセル


+10 C
周期: 2 sec
150MeV Beam
•Before Irradiation
•0.5x1011/cm2
Sr-90
•1x1011/cm2
•2x1011/cm2
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150MeV Beam
•Before Irradiation
•1x1011/cm2
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電子による損傷

Charge Transfer
Inefficiency (CTI)



Fe-55 X-ray(5.9keV) の
ピークの位置依存性から
求めた
150MeVビームによるCTI
は Sr-90によるものに比
べて2~3倍大きい
H-registerにはImpact
Ionizationによる増幅が見
られ、CTIはマイナスに
なった
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Beam
Sr-90
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CTIの改善

Notch Channel
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CTIの改善（続き）

Fat-zero Charge Injection:
~1200e Fat-zero Injection
with LED
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CTI の改善 (続き)

広い Vertical Gate Clock & 高速 Horizontal Clock
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電子による損傷 ―まとめ―

高エネルギー電子による損傷はSr-90からの低エネル
ギー電子に比べて




1.5~7倍のダークカレント
2~3倍のCTI
Hot Pixelの生成
CTIの改善には以下が有効





Notch Channel
Fat-Zero
広いVertical Gate Clock（要確認）
高速なHorizontal Gate Clock（要確認）
転送回数を減らす
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電子による損傷 ―まとめ―

期待される CTI



Notch channel, f=20MHz, tw=40ms, fat-zero=500e
VCTI=2x10-5, HCTI=4x10-6 / 1x1011e/cm2 @27 C
32(V)x2000(H) pixels  0.06%(V), 0.8%(H)
signal loss
B=3T  ５０年で~20%の出力低下
 R=15mm, B=4T  ２０年で~25%の出力低下
 R=24mm,
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今後のR&D項目



薄いCCD
 既存のCCDの裏面を部分的にエッチング
 平均的厚さ100μm以下（平面性を保てる範囲で、極限まで薄くする）
放射線耐性
 CTIのクロック（幅、速度）依存性を明らかにする
 Hot pixelは問題ないか？（常温運転可能か？冷却が必要か？）
 Dark current pedestalの抑制
 高速読み出し可能なCCD
 Multi Port 読み出し（水平レジスタも有感領域）
消費電力
 クロック電圧どこまで下げられるか
 出力アンプの低消費電力化
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今後のスケジュール
2003
2004
2005
2006
サンプル＃３
サンプル＃１
薄型CCD
製作 評価
放射線耐性
電子エネルギー依存性
プロトタイプ製作
クロック幅・速度依存性
技術検討・概念設計
•高速化
•Multi-port
•Spurious dark
•Low
current free
Power
設計
他のオプションの検討
製作
評価
Cold Technologyの場合
他のオプションのR&D
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Cold Technologyの場合


1 train を１回の蓄積で読むと、バックグラウンドヒットやイベ
ントのオーバーラップが多すぎる  20 frames/train
CCDの場合




@50MHz, Column Parallel readout
粒子の通過後、epi-層でのdiffusionを待っている時間はない
 Fully depleted CCD  空間分解能劣化
空間分解能を回復するためには、より小さいピクセルサイズが必要
他の可能性


Epi-層でのdiffusionのあるCMOSで、Pixel ごとにregister(s) を持
たせる（次ページ参照）
Fully depleted のPDを持った小さいピクセルサイズのCMOS
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Cold Technologyの場合
Memory
950ms
200ms
Beam
50ms
Memory Write
Memory Read
(20回)
(1 memory)
OR
Memory Read
(20 memories)
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今後の展望
2003
2004
2005
2006
2007
2008
Pre-GLCC （設計）
Technology
Choice
2009
2010
2011
2012
2013
GLCC （建設）
CCD Prototype Ladder 製作
CCD Basic Study
Warm/
Cold
R&D for Registered CMOS
独立法人中期計画（6ヵ年）
“GLCでの実験に向けその物理シナリオと実験環境に適した粒子飛跡検出器、
エネルギー測定、実験シミュレーション技術等の開発研究を進める“
日米科学技術協力事業
特定領域科研費
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