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SynaptiCAD Product Overview 1 InterLink SynaptiCADの提供する HDL設計フロー 1. DUTの用意 2. TestBencher Pro でTB設計 3. VeriLogger Extream/ModelSim等 でシミュレーション 4. Transaction Tracker へ シミュレーション波形をエクスポートして PSL評価 5. タイミングチャートの作成、編集、管理 2 InterLink TestBencher 信号の複雑な「ヤリトリ」を持つ DUT に対するテストベンチを自動生成 BFM（Bus Functional Model)として 3 InterLink BFM DUTとTBの「ヤリトリ」を バス・トランザクション要素と その駆動シーケンスに「分解」 BFM = トランザクション＋駆動シーケンス 4 InterLink トランザクション 各トランザクションは 波形タイミングモデルとして記述 ＝＞ *.btim ファイル TestBencher Pro WaveFormer Pro DataSheet Pro で編集 addr、dataのパラメタライズ 5 InterLink 再利用可能な波形による バス・トランザクションを作成 • パラメータ化 したステート • 変数を使用し たタイミング 値 • ドライブ信号 と期待値信号 とをカラー表 示で区別 • サンプル値に 対するif～ then～elseの 検証 6 InterLink 駆動シーケンス 定義した 「パラメタライズド」トランザクションを 駆動するシーケンスプログラムを 「擬似コード」で記述 ＝＞ テストベンチ・スクリプト *.bch 観測、照合の記述も含む 7 InterLink トップレベル・モジュールにおいて、トランザクションの シーケンスを定義 • トランザクションのコール – Apply_tbread(…)など • トップレベルにおけるさま ざまなプロセルの定義 – for loopなど 8 InterLink テストベンチ生成（HDL） MUT（ HDL～*.vhd/*.v ） ＋ トランザクション(*.tim) ＋ テストベンチ・スクリプト（*.bch） ＝＞ テストベンチ（HDL～*.vhd/*.v） 9 InterLink 必要なら 生成されたHDLテストベンチに 観測の追加を必要に応じて行う Verilogなら $dumpvars、$display など 10 InterLink TestBencher Pro の利点 複雑なトランザクションを視覚的に 編集し維持管理できる～ HDLでの管理に比べて優位 「擬似コード」で自由なシーケンスを 容易に生成できる～ 少量のコードでの色々なテストが可能 結果照合や分岐シーケンスが組めて テストの自動化が可能 11 InterLink Verilogger Extreamで シミュレーション High-performance compiled-code Verilog 2001 simulator 12 InterLink Transaction Trackerの使用 1. 2. 3. 4. シミュレーション波形をインポート アサーション/プロパティを 信号に付加 アサーション/プロパティを 自動評価 True/False波形として評価を表示 13 InterLink Transaction Tracker True緑/False赤 として評価を表示 PSL/Sugar 言語で式を入力 14 InterLink タイミングチャートの作成、編集、管理 非常に直感的な操作による波形作成 インタラクティブ・シミュレーション機能 種々の波形フォーマットの インポート（ VCD、Agilent社、Tektronix社のツール… ） エクスポート（VHDL、Verilog、Agilent社、Tektronix社のツール…） TestBencher Pro WaveFormer Pro DataSheet Pro ,etc 15 InterLink 多くの波形生成、編集方法 インタラクティブ シミュレーション 時間式による 波形の生成 Delay,Setup,Holdパラメータに よるタイミング解析 16 InterLink