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集積回路 ３．MOSトランジスタとCMOS論理回路 松澤 昭 2004年 9月 2004年9月 新大 集積回路 1 集積回路 1. VLSIとは？ 2．VLSIの設計から製造まで 3. ＭＯＳトランジスタとCMOS論理回路 4．メモリー回路 5. アナログCMOS回路 6. 回路・レイアウト設計 7. 論理設計とテスト 8. アナログ・デジタル混載集積回路 9. スケーリング則と低消費電力化設計 10．システムLSIとVLSIの今後 2004年9月 新大 集積回路 2 MOSFET • MOS: Metal Oxide Semiconductor • FET: Field Effect Transistor 電界効果トランジスタ • CMOS: Complementary MOS 相補的MOS n-MOSとp-MOSの 組み合わせ 2004年9月 新大 集積回路 3 MOSトランジスタ 2004年9月 新大 集積回路 4 トランジスタの構造 Poly Silicon W SiO2 n L n p型基盤 2004年9月 新大 集積回路 5 MOSFETの電気的特性 NMOSトランジスタはゲートに正の電圧をかけると電流が流れ、しきい値電圧より低い電圧では電流は殆ど流れない。 （ただし、しきい値電圧以下のゲート電圧でも僅かなリーク電流が流れ、最近深刻な問題になっている。） PMOSトランジスタではしきい値電圧以上の負の電圧をかけると電流が流れる。 オフ状態 ゲート ID ソース オン状態 ドレイン VDS 強反転領域 ID 弱反転領域 VGS 基板 0 2004年9月 新大 集積回路 VT しきい値 VDS VGS 6 半導体中を流れる電流 半導体中を流れる電流は電界によるドリフト電流と濃度勾配による拡散電流の２種類がある。 (1)電流 v I Qd v 電流=動ける電荷（キャリア）の量 x 速度 Qd 電荷密度 (2) ドリフト電流と拡散電流 J n qn E qDn 面積 A 濃度勾配によって生じた電荷の流れ dn dx Jn: 伝導電流密度 I AJn ドリフト電流 電界により生じた速度 （多数キャリアの流れ） MOS 強反転領域での電流 2004年9月 新大 集積回路 拡散電流 （少数キャリアの流れ） バイポーラ動作での電流 MOS 弱反転領域での電流 7 表面電位 ゲート電極 SiO2 図のようなMOS構造のゲートに正の電圧をかけると、 P型シリコン表面の負イオンは表面に引き寄せられる。 イオン（アクセプタ）が集まることにより、電気的に中性ではない領域（空乏 層）が発生し、表面では電界が発生する。 Vg P-Si 電界により表面電位が発生し、これはゲート電圧で制御される。 電荷分布 空乏層の電荷密度 Tox 電流に寄与しない電荷 （ポテンシャルのみに寄与） QG qNA 電位分布 Vg 2004年9月 2 QB Vgを高くすると表面電位φsも高くなる s 表面電位 d 2 ( x) qN A dx2 s o d ( x xd : 0, 0) 境界条件, xdは空乏層幅 dx qN A 2 x qNA 2 ( x) xd 1 , s x , 2 s 0 xd 2 s 0 d x Vox: 酸化膜の電位 NA: アクセプタ濃度 qN A ・容量が形成される xd ポアソンの方程式 QB qN A xd xd 2 s 0s qNA 単位表面積当たりの電荷 Vgと表面電位φsの関係 QB Vg Vox s s Cox 新大 集積回路 8 キャリアの発生 表面電位がフェルミポテンシャルΦF の２倍の電圧, 2 ΦF になっ たときに強い反転が起こり、動ける電荷（電子）であるキャリアが 発生して電流が流れる。 SiO2 Vg また、キャリアが発生すると動けない電荷はそれ以上増加しない。 P-Si q (x) qs フェルミポテンシャルエネルギー フェルミポテンシャル qF Ec Ei EF Ev 電子のキャリア密度 n ni eq(F s ) / kT npoeqs / kT Tox ホールのキャリア密度 反転層の形成 N型領域 QG p ni eq(F s ) / kT p poeqs / kT ni Nc Nv e Eg / 2kT xd qNA 可動電荷（電子） これがキャリアになる 2004年9月 qF Ei Ef Ei Ef F q kT NA F ln 0.4V q ni x npo, ppo 真性キャリア密度 P型半導体・熱平衡状態での 電子密度・ホール密度 動けない電荷（アクセプタ） 表面電位を上げて、 反転層を創り出す （VTにのみ関与） 表面電位が2φFを越えると急激にキャリアは増加する 新大 集積回路 9 しきい値電圧 VTHは表面電位が2φFになる電圧であるので Vth 2F QB0 COX QBOは空乏層幅が最大のときの単位表面積当たりの電荷 QB0 qN A xd max 2 s 0qN A (2F ) 2 s 0qN A (2F ) VTH 2F COX で与えられる。 ただし、実際にはゲート材料と基板シリコンとの仕事関数の差や酸化膜中の電荷の影響があるので、 フラットバンド電圧VFBを加えた値となる。 2 s 0qN A (2F ) VTH VFB 2F COX しきい値電圧はチャネルの不純物濃度の平方根に比例し、 単位酸化膜容量に反比例することに注意 しきい値電圧を上げる： 不純物濃度を上げる しきい値電圧を下げる： 不純物濃度を下げる 温度特性： 通常 -2.4mV/deg程度の温度特性を持つ 2004年9月 新大 集積回路 10 電圧電流特性 Vds チャネルに誘起されるキャリアは Vgs Ｗ Cox Is N+ Vox i(ｘ) L v(x) Q' WCOX (VOX VT H ) Id X点での酸化膜の電圧は N+ VOX Vgs V ( x ) xはソースからの距離 電荷 速度 dV( x ) i( x ) Q' ( x )vx ( x ) Q' ( x ) μn Ex ( x ) Q' ( x ) μn dx x点を流れる電流は、x点での可動電荷とキャリア速度の積に比例する。 （キャリア速度は電界にモビリティをかけたものである。） i( x ) μnCoxW Vgs V ( x ) VT H x=0で、V(x)=0, x=LでV(x)=Vdsを用いて L i( x )dx μ C 0 2004年9月 n Vds W ox 新大 集積回路 0 V gs dV( x ) dx V ( x ) VT H dV 11 リニア領域での電圧電流特性 L i( x )dx μ C n 0 Vds W ox 0 V gs V ( x ) VT H dV 流れる電流はどこでも等しい、（電流連続） を用いて I dsL μnC oxW Vgs VT H I ds μnCOX I ds Vds 0 W L Vds dV 0 （V(0)=0, V(L)=Vdsより） Vds2 VdV μnC oxW Vgs VT H Vds 2 Vds Vds リニア領域の電圧・電流式 Vds Vgs VT H V V gs TH 2 Vds Vds μn WCOX Vgs VT H 2 L このような解釈をする チャネルの平均電荷 ドリフト速度 I Q v 2004年9月 新大 集積回路 12 飽和領域での電圧電流特性 Vds Vgs Ｗ Cox Id Is N+ V(xpo)=Vgs-VTN N+ xpo L ピンチオフ点 チャネルに誘起される電荷は Q' COXW(Vgs V ( x ) VT H ) チャネルのドレイン側で誘起電荷が消滅する電圧は V ( x po ) Vgs VT H チャネルのx方向の電圧はVgs-VTHで制限される リニア領域の電圧・電流式に I ds Vds Vgs VT H を代入 Vgs VT H Vgs VT H μnCOX W 2 μn Vgs VT H I ds WCOX 2 L 2 L 飽和領域での電圧・電流式 平均誘起電荷 ドリフト速度 チャネルにはドレイン電圧に関わらず一定の電圧Vgs-VTNが印加される。 2004年9月 新大 集積回路 13 MOSFET特性のまとめ W 1 2 μCox (VGS VT )VDS VDS L 2 ID リニア領域 ID (強反転領域特性) 飽和領域 W μCox (VGS VT ) 2 2L β (VGS VT ) 2 2 ID VDS VGS VT VDS 2004年9月 新大 集積回路 14 微細トランジスタの電圧・電流特性 長チャネル MOSFET 1W I ds μoCox (Vgs VT ) 2 2L ドレイン電流 ID 微細なトランジスタではゲート電圧に比例する電流になる。 短チャネル MOSFET I ds vSWCox (Vgs VT ) 1W μ 0CoxVgs VT α 2L ドレイン電流 ID ドレイン電圧 VD 実際はこの中間を取り、以下の表現を用いる場合もある。 Ids (VG-VT)2に比例して増加する 傾斜 ゲート電圧に対してほぼ等間隔 α: 1～2, 通常1.3程度 桜井のα乗則 T. Sakurai, et al., IEEE, JSC, Vol. 25, no.2, pp.584-594, 1990. 2004年9月 新大 集積回路 ドレイン電圧 VD 15 トランジスタの主な定数 • • • • • • • 2004年9月 Vgs:ゲート・ソース間電位差 Vds:ドレイン・ソース間電位差 Id:ドレイン・ソース間電流 Vt:トランジスタのしきい電圧 k’:Transconductonce W:ゲート幅 L:ゲート長（チャネル長） 新大 集積回路 Id Vds Vgs 16 トランジスタの動作 • 線形領域 Vds < Vgs - Vt Id = (k’ W/L)[(Vgs - Vt)Vds - 0.5Vds2] • 飽和領域 Vds > Vgs - Vt Id = 0.5 (k’ W/L) (Vgs - Vt)2 線形領域 飽和領域 Vgs=5V Vgs=2.5V Id Vgs=1.5V Vds 2004年9月 新大 集積回路 17 しきい値電圧と漏れ電流 2004年9月 新大 集積回路 18 nMOSとpMOS 2004年9月 新大 集積回路 19 nMOSとCMOSによるインバータ Vdd Vdd 抵抗 出力 p 出力 入力 トランジスタがonのとき 常時電流が流れる。 1970年代までの主流 2004年9月 n 入力 n ２つのトランジスタの一方は 必ずoff.出力が変化する瞬間だけ 電流が流れる。 1980年代以降の主流 新大 集積回路 20 CMOS論理ゲート（インバータ） 2004年9月 新大 集積回路 21 CMOS論理ゲート（インバータ） Vdd p 出力z 入力x 入力x 出力z トランジスタ の状態 0(V) Vdd(V) p: on n:off 0(V) p: off n:on Vdd(V) n 入力 出力 論理回路記号 2004年9月 新大 集積回路 22 ゲートのスイッチング動作 Vdd Q=CLVdd CL Vsignal 2004年9月 新大 集積回路 23 CMOS論理回路 CMOS論理回路は他の論理回路（たとえばECL）などと異なり、基本的 に定常電流が流れない。したがって基本的に低消費電力回路である。 高速動作のために定常電流を増やす必要がないので実質的には高速 化も可能である。 論理回路 IN ・動作 OUT CMOSでの実現 VinがGNDの時はPMOSがON, NMOSがオフ。電流Idspが流れて負荷 容量CLを充電し、出力電圧は上昇する。出力電圧がVddまで達すると PMOSのVds=0になり電流は遮断される。 VinがVddのNMOSがON, PMOSがオフ。電流Idsnが流れて負荷容量 CLを放電し、出力電圧は下降する。出力電圧がGNDまで達すると NMOSのVds=0になり電流は遮断される。 Vdd OUT Vdd Vin Idsp Vout Vdd IN GND Idsn 2004年9月 新大 集積回路 CL GND 24 NANDゲート Vdd px py 入力x 入力y ny 出力z = (x y)’ nx 2004年9月 x y 新大 集積回路 x y z トランジスタ の状態 0 0 1 px, py: on nx, ny: off 0 1 1 px, ny: on nx, py: off 1 0 1 nx, py: on px, ny: off 1 1 0 nx, ny: on px, py: off z 25 CMOS論理 入力１ ｐ側 ・ ・ ・ 出力 ｎ側 ｐ側 and: 並列 or: 直列 ｎ側 and: 直列 or: 並列 互いに双対な回路 出力は否定 入力ｎ 2004年9月 新大 集積回路 26 CMOS論理回路 2004年9月 新大 集積回路 27 CMOS論理の構成演習 • • • • 2004年9月 ２入力NOR ３入力NAND (A + B)･(C +D) ((A + B)･ C) + (D ･ E +F) 新大 集積回路 28 演習の回答１ ２入力NOR ３入力NAND Vdd Vdd Z A B A Z B C 2004年9月 新大 集積回路 29 演習の回答２ ((A + B)･(C +D))’ Vdd A B Z C D 2004年9月 新大 集積回路 30 演習の回答３(((A+B) C)+(DE +F))’ Vdd A C B D E F Z A B D F C 2004年9月 E 新大 集積回路 31 CMOSインバータの入出力 Vout Vdd VOH ノイズマージン VOH - VIH VIL - VOL 傾き-1 VOL VIL 0 論理値０ 2004年9月 VIH Vdd Vin 論理値１ 新大 集積回路 32 インバーターの遅延 Vdd RL CL Vin 2004年9月 新大 集積回路 33 遅延の近似計算例 • Vout(t) = Vdd exp( -t / (Rn(t) + RL)CL) • Vout(t1)= 0.9 Vdd , Vout(t2)= 0.9 Vdd • 立ち下がり遅延時間 tf = t2 - t1 RL Rn 2004年9月 新大 集積回路 Vout CL 34 トランジスタサイズと遅延 • • • • ゲート遅延時間の近似式 Delay = CL L / Vdd W L:チャネル長 W:チャネル幅 W Poly Silicon SiO2 n 2004年9月 L p型基板 新大 集積回路 n 35 遅延時間の短縮 • • • • 2004年9月 トランジスタのサイズの工夫（Lを小さく、Wを大きく） 負荷容量CLを小さくする。（配線を短く） 負荷抵抗RLを小さくする。 電源電圧Vddを大きくする。 新大 集積回路 36 記憶の基本的な構成 • 受動素子の利用 – 情報を電荷としてコンデンサに貯える。 – ダイナミックラッチ、DRAM • 能動素子の利用 – フィードバックループの利用 – スタティックラッチ、SRAM 2004年9月 新大 集積回路 37 記憶素子（ダイナミックラッチ Dynamic Latch） φ トランスファゲート Ｄ Ｑ’ Φ’ 2004年9月 新大 集積回路 38 ダイナミックラッチの動作 1 φ 0 φ 0/1 on Ｄ 0/1 1/0 Ｑ’ Ｄ Φ’ 0/1 1/0 Ｑ’ Φ’ 1 0 入力の取込み 2004年9月 off 記憶 新大 集積回路 39 記憶素子（スタティックラッチ Static Latch） φ1 Ｄ Ｑ φ2 Φ’1 Φ’2 2004年9月 新大 集積回路 40 スタティックラッチの動作１ φ1 入力の取込み 1 Ｄ x on x x φ2 x’ Ｑ 0 0 Φ’1 off 1 Φ’2 2004年9月 新大 集積回路 41 スタティックラッチの動作２ φ1 記憶 0 x Ｄ x’ off x Ｑ φ2 1 1 Φ’1 x x on 0 Φ’2 2004年9月 新大 集積回路 42 スタティックラッチの構成 φ1 Ｑ Ｄ φ2 Φ’1 Clock Φ’2 2004年9月 新大 集積回路 43 スタティックラッチの動き t クロック Φ1 = Φ’2 Φ’1 = Φ2 入力取込み 記憶 入力取込み 記憶 注意：入力取込み時には入力が出力Qに筒抜けになる！ 2004年9月 新大 集積回路 44 Master-Slave Flip Flop L1 data D L2 Q D 入力取込み 記憶 output 記憶 入力取込み L1とL2が交互に 記憶状態になり、 data入力とoutput が必ず切断される。 clock 2004年9月 Q 新大 集積回路 45 フリップフロップの動き t クロック L1 L2 2004年9月 入力取込み 記憶 記憶 入力取込み 記憶 記憶 入力取込み 入力取込み 新大 集積回路 46 Set-up TimeとHold Time 配線遅延 セル遅延 Q Q F/F F/F CLK ＳＥＴＵＰ 2004年9月 新大 集積回路 ＨＯＬＤ 47 順序回路の構成 入力 出力 組み合わせ論理回路 ... Q D ... Q D clock 2004年9月 新大 集積回路 48 トランジスタと回路の詳細な解析 • 動作速度と消費電力 • スケーリング則 • 配線遅延時間 2004年9月 新大 集積回路 49 動作速度 どんなデバイスでも動作速度は論理電圧と駆動電流、容量の関係で決まる。 Vo Io CL CLVLT τpd Io 遅延時間を短縮するには ・容量を下げる ・論理しきい値電圧を下げる ・出力電流を増加させる 真性の微細化CMOSの場合は Io Vo VLT t Tpd CL Cg CoxLW Qch WCox(Vdd VT ) Vdd Io Qch Qch vsat WCox(Vdd VT ) vsat L L 1 Tpd 2vsat VT 1 Vdd VT/Vdd比を一定に取れればチャネル長Lに比例して遅延時間を短縮できる 2004年9月 新大 集積回路 50 消費電力 CMOS回路の消費電力 Pd fC V IleakVdd Vdd 2 L dd 容量のスイッチング電力 CL これは従来あまり大きくなかった 今後は影響が大きい 消費電力を下げる ・動作周波数を下げる ・容量を下げる ・電源電圧を下げる CMOS回路の優れたところ ・定常電流が流れない ・駆動電流を上げて速度を上げても消費電力は増加しない 2004年9月 新大 集積回路 51 LSI技術の黄金則：スケーリング則 スケーリング則はLSIの黄金則である L W tox Scaling Device/Circuit parameter Scaling Factor Device dimensions L, W, Tox 1/S Doping concentration S～S1.5 Voltage 1/S Field 1 Current 1/S Gate Delay 1/S Power dissipation/device 1/S3～ 1/S2 S 2 動作電圧も1/Sにする 微細化・低電圧化により、 ・高密度化(低コスト） ・高速化 ・低消費電力 が同時に達成される R. H. Dennard, et al., IEEE, JSC, SC-9, p.256, 1974. 不純物濃度を上げるのは空乏層厚を下げるためである。 2004年9月 新大 集積回路 52 スケーリング則の検証 ・遅延時間 pd ・規格化消費電力=消費エネルギー Tpd Tpd S CLVds Ids Pd fCLVdd2 Ed CLVdd2 （消費エネルギー） L W LW S S 1 CL Cgs Tox Tox S S 2 W VT W 1 S Vdd S Ids (Vdd VT ) vsat Tox (1 ) vsat Tox S S Vdd S S Vdd Vdd S Tpd Tpd S 2004年9月 CL Vdd 1 Ed CLVdd2 3 S S S スケールファクターの３乗に反比例する。 しかし実際は配線容量があまり下がらないので S2程度になる。 新大 集積回路 53 配線容量 容量は寸法比で与えられるため、微細化で縮小することは困難である。 低誘電率化が低容量化に最も効果がある。 Wire d w h H 配線ピッチを縮めると線間容量が増加 配線ピッチを緩めると対地容量が増加 →最適なピッチがある →単に横方向を微細化しても容量は減らない Other Metal or bulk 0.22 h h w 0 . 83 0 . 07 0 . 03 0.22 H H H h w Ctot ox2.80 1.15 1.34 H H d H 容量値は寸法比で与えられ、絶対的な大きさに依存しない。 J. M. Rabaey, “Digital Integrated Circuits”, pp. 445 2004年9月 新大 集積回路 54 Wire Wire d w h d w h H H Other Metal or bulk Other Metal or bulk 2004年9月 新大 集積回路 55 配線抵抗 配線抵抗は寸法そのもので決まるので微細化により増大する S=1.4 ：１世代 L A R L A 配線長のスケーリングでS倍 同一配線長でのスケーリングでS2倍 Al : 2.7 108 (m) Cu : 1.7 108 (m) 2004年9月 新大 集積回路 56 配線遅延時間 配線遅延時間は配線の抵抗と容量の積に比例する Length: X Ro Cin Vs Ru Lu Cu このような単位回路の分布定数回路 Lu is negligible when L R Tpd CuRuX 2 2.2roCin RuXCin roCuX R RuX Tpd RC 2.2roCin C CuX 桜井のワイアーロードモデル Wire delay 2004年9月 Gate delay 新大 集積回路 T. Sakurai, IEEE, JSC, SC-18, No.4, p. 418, 1983. 57 配線のスケーリング 配線のスケーリングは極めて困難である。 ・ローカル配線： RC遅延はスケーリングに対して一定 ・グローバル配線： RC遅延はスケーリングに対してむしろ増加 更にチップサイズの増加がこれに拍車をかけている Tdrc will increase at 2x or 3x for one generation ローカル配線の容量は低下しているが、これは 配線長短縮の効果で、単位長さ当たりの容量は一定 Parameters S: Device scaling factor Sc: Chip size scaling factor Local Global 1/S 1/S 1/S S 1/S 1 Sc 1/S 1/S S2Sc Sc (SSc)2 L d R C 2004年9月 w h H L W, d H, h R C Td (=RC) 新大 集積回路 58 ゲート遅延と配線遅延 ゲート遅延は減少しているが配線遅延は増加している。 500 Delay time (ps) Interconnection delay 100 Gate delay 50 0.2 0.4 0.6 Design Rule (um) 2004年9月 新大 集積回路 0.8 1 T. Mogami “LP & HS LSI Circuit & Technology” pp. 547-560, Realize Inc. 1998. 59 CMOSの高性能化シナリオ 性能・コストともに微細化と低電圧化すれば良くなる方向！！ Tpd L 1 2vsat VT 1 Vdd 微細化すれば高速になる Tpd RC 2.2roCin 微細化により配線幅・配線長が減れば一定 Pd fC V IleakVdd 電源電圧を下げれば低電力になる 更に配線容量は下がるので低電力になる 2 L dd 更に高密度化により低コスト化が図れる 微細化 低電圧化 TR 2004年9月 TR TR 新大 集積回路 TR 60 参考文献 1) Neil H.E. Weste and Kamran Eshraghian: Principles of CMOS VLSI Design - A systems Perspective -, Second Edition,, Addison Wesley, 1993. 情報系の学生が知っておくべき集積回路に関する知識 が非常にわかりやすく述べられている名著．日本語訳：CMOS VLSI 設計の原理 ーシステムの視 点からー，富沢，松山監訳，丸善，1988.（ただし，第１版の訳である）． 2) 菅野卓雄監修: CMOS超LSIの設計，培風館，1989． 3) Saburo Muroga: VLSI System Design - When and How to Design Very-Large Scale Integrated Circuits -, John Wiley & Sons, 1982. 4) CMOS 集積回路 ー入門から実用までー，榎本忠儀，培風館，1996．レイアウトの実習まで行うとき には実用的な教科書． 5) Wayne Wolf: Mordern VLSI Design - A System Approach- , PTR Prentice Hall, 1994. システム設計 者の立場からのVLSI設計論． 6) 集積回路設計入門，国枝博昭，コロナ社，1996．（教科書） 7)Carver Mead and Lynn Conway: Introduction to VLSI Design, Addison-Wesley, 1980.システム設計の 立場からVLSIをどのように設計するかを議論した時代を変えた有名な指導書． 8) CMOS Digital Integrated Circuits - Analysis and Design -, Sung-Mo Kang and Yusuf Leblebici, McGraw Hill, 1996. 9) ULSIの効果的な設計法，中村行宏 小野定康，オーム社，1994.Parthenonを利用して大規模集積回 路の設計を進める過程を解説している． 10) Jeffrey D. Ullman: Computational Aspects of VLSI, Computer Science Press, 1984.VLSIを計算モ デルとした計算の複雑さの理論を解説している．日本語訳：VLSI計算諸側面，都倉ほか訳，近代 科学社，1990． 11) 西村吉雄：半導体産業のゆくえーメディア・ルネッサンスの時代へー，丸善ライブラリー176，1995年. 半導体産業の経済的な位置付けを明快に解説した好著． 2004年9月 新大 集積回路 61