Transcript 前瞻網路安全處理器及相關SOC設計與測試技術研發

前瞻網路安全處理器及相關SOC設計
與測試技術研發
分項計畫B
以網路安全處理器為應
用之SOC設計平台的系統整合、
晶片規畫與合成之自動化技術
之研發
Jenq-Kuen Lee
Ting-Ting Hwang
計畫目標

整合清大積體電路設計技術研發中心(DTC)的SOC
設計技術與研發人力
研究開發一個前瞻網路安全處理器架構、設計平台 、
與晶片原型
– 研究開發相關的 SOC 設計、自動合成、系統整合、偵
錯、驗證、與測試的先進技術
– 所開發的各項相關技術將可應用於其他 SOC的設計、
驗證、與測試並加強其優異性，有助於先進SOC產品之
開發
– 契合矽導國家型計畫目標
–
計畫架構
1. 網路安全處理器之SOC架構與設計平台的開發
及驗證 (吳誠文教授, 清大電機)
A. 網路安全處
理器之SOC設
計平台架構開
發與驗證 (吳誠
文教授, 清大電
機)
前瞻網路安全
處理器及相關
SOC設計與測
試技術研發
總計畫 (人力、經費)
第一年度: 16.8%, 28.8%
第二年度: 13.4%, 23.7%
第三年度: 13.4%, 23.0%
B. 以網路安全
處理器為應用
之SOC設計平
台的系統整
合、晶片規劃
與合成之自動
化技術之研發
(李政崑教授,
清大資工)
C. 網路安全處
理器系統之測
試、偵錯與診
斷技術之研發
(張慶元教授,
清大電機)
2. 應用於網路安全處理器系統之SOC設計流程的
開發 (分包工研院系統晶片技術中心)
3. 網路安全處理器系統之內嵌式記憶體核心技術
(分包創意電子公司)
(人力、經費)
第一年度: 9.6%, 17.5%
第二年度: 17.8%, 29.2%
第三年度: 17.8%, 32.9%
4. 網路安全處理器系統原型實做 (分包源捷、創
意或智原科技公司)
1. 網路安全處理器平台之系統整合與晶片規劃技
術之研發 (吳中浩教授, 清大資工)
2. 網路安全處理器的低功率之合成、指令管理與
編譯器之設計 (李政崑、黃婷婷教授, 清大資工)
(人力、經費)
第一年度: 48.0%, 34.1%
第二年度: 41.2%, 29.1%
第三年度: 41.2%, 27.2%
3. 網路安全處理器電路雜訊分析與消除 (張世杰
教授, 清大資工)
4. 網路安全處理器之低功率高效能可變電壓技術
(黃柏鈞教授, 清大電機)
1. 網路安全處理器系統之測試與診斷技術研發
(吳誠文教授, 張慶元教授清大電機)
2. 網路安全處理器系統之功率消耗管理與評估技
術 (黃錫瑜教授, 清大電機)
3. 網路安全處理器系統之功能性測試圖樣自動產
生技術研發 (張慶元教授, 清大電機) 第二、三年
度
(人力、經費)
第一年度: 25.5%, 19.7%
第二年度: 27.6%, 18.0%
第三年度: 27.6%, 16.9%
分項計畫B-主持人經歷
主持人
現職
李政崑
清華大學資訊工程
教授兼副系主任
專長及經歷




吳中浩
黃婷婷
張世杰
黃柏鈞
清華大學資訊工程
教授

清華大學資訊工程
教授

清華大學資訊工程
教授

清華大學電機系
助理教授











專長: Compilers
ICPP Most Original Paper Award, 1997
指導博士班學生榮獲1999年中華民國資訊協會最佳博士論
文佳作奬
教育部產學合作奬(89學年度)
專長: 設計自動化、大型積體電路之設計方法
美國加州大學 IRVINE 分校博士
多篇IEEE and ACM transactions 著作
訪問學人在Quickturn Desifn Systems Inc.,1995-1996
專長: Low power design, synthesis, and FPGA design
賓州州立大學資訊系博士
國科會計畫-單晶片系統之邏輯合成技術研究 (88/07-91/08 )
專長: VLSI design, VLSI design automation
Ph.D:University of California at Santa Barbara
國科會計畫-連結佈局與佈局後的邏輯/實體共同合成與優
化
專長:類比積體電路,通訊積體電路
國立中央大學電機工程研究所博士
聯發科技線路設計部副理
獲得多項美國專利在積體電路領域
分項計畫B綜覽
前瞻網路安全處理器規格
Dynami
c
Voltage
Scaling
(B.4)
Power
Estimation
and
Management
(B.2, C.2)
Compiler
(B.2)
Architecture
Development
(A.1)
DFT
Planning
(C.1)
SOC
Platform
(A.2, A.3)
DFT Preparation
for IPs (C.1)
IP-Centric Chip
Planning
(A all, B.1,
B.3)
RTL
Testability
(C.3)
Logic Synthesis, Verification and Noise Analysis (B.3)
FPGA Prototyping (all)
Testing and
Diagnosis (A, C)
IC Prototyping (all)
分項計畫B架構
A. 網路安全處理
器之SOC設計平
台架構開發
前瞻網路安全處理器及
SOC設計測試研發
1. 網路安全處理器平
台之系統整合與晶片
規劃技術之研發
B. 以網路安全處理器為應
用之SOC設計平台的系統
整合、晶片規劃與合成之
自動化技術之研發
2.網路安全處理器的
低功率之合成、指令
管理與編譯器之設計
1. 以IP/核心元件為主
的系統整合技術之研
發
2. 以IP/核心元件為主
的快速系統雛形合成
技術以及軟硬體共同
模擬/共同驗證系統之
研發
3. 以IP/核心元件為主
的低功率系統架構以
及相關合成技術之研
發
1. 網路安全處理器之
Multiple-IP模擬器研
發
2. 高效能低功率編譯
器的技術
3. 加密演算法函數庫
之建立
4. 網路處理器低功率
系統設計
C. 網路安全處理系
統之測試、偵錯與
診斷技術之研發
4.網路安全處理器之
低功率高效能可變電
壓技術
3.網路安全處理器電
路雜訊分析與消除
1. 交互雜訊降低之技
術
2. 動態電路的電壓降
分析和最佳化
3. 高效率多階層可程
式邏輯陣列的自動佈
局
1. 可變電壓產生器系
統設計
2. 可變電壓產生器電
路設計
3. 可變電壓產生器晶
片驗證
子項計畫1: 網路安全處理器系統整合與
晶片規劃技術之研發
計畫年度
產出物
技術指標
第一年度計畫
以IP為中心
之系統整合
流程
IP/核心元件之再使用與整合
技術
第二年度計畫
快速雛形系
統
軟硬體共同模擬/共同驗證技
術
第三年度計畫
混合同步﹑
非同步時序
的系統架構
以及其介面
電路設計
以IP/核心元件為主之低功率
系統架構
子項計畫2: 網路安全處理器的低功率之合成、指
令管理與編譯器之設計
計畫年度
產出物
技術指標
第一年度計畫
多重IP 模擬
器
多重IP 模擬器/ 週期精確性,
功能性與指令集強度Toolkits
第二年度計畫
網路安全處理
器之編譯器
針對網路處理器效能最佳化以
及Industrial Strength 的編譯器
密碼函數庫
標準密碼函數庫之建立，並利
用網路安全處理器之功能來作
效能的最佳化
Low-Power
Compilers
含Voltage-Scheduling考量 /
Low-Power Compilers / Energy
Reduction Compilers
第三年度計畫
子項計畫3: 網路安全處理器電路雜訊分
析與消除
計畫年度
產出物
技術指標
第一年度計畫
減輕交互雜訊(Cross Talk)的影
響的軟體工具
受交互雜訊影響的乘
積排線總數，能降低
至原有的受影響的
90%
第二年度計畫
動態電路的電壓降 (IR Drop)
分析與合成工具
能計算出電路最差狀
況的電壓降 並修改
Power Line Size 使得電
壓降的影響能減輕
第三年度計畫
高效率多階層可程式邏輯陣列
的自動佈局產生器
自動產生Multi-level
Dynamic PLA Layout 於
TSMC 0.18u 製程。對
於總計劃中網路安全處
理器控制單元，延遲將
較Standard Cell Design
Style 快15%
子項計畫4: 網路安全處理器之低功率高
效能可變電壓技術
計畫年度
產出物
技術指標
第一年度計畫
低功率高效
能可變電壓
產生器評估
低功率高效能可變電壓產生
器評估報告
第二年度計畫
低功率高效
能可變電壓
產生器
1.5V~3.6V,
80~95% Efficiency
200mA Max Load
系統分析與電路架構
第三年度計畫
低功率高效
能可變電壓
產生器
1.5V~3.6V,
80~95% Efficiency
200mA Max Load
硬體製作及驗證
分項計畫B: RoadMap
網路安全處理器平台
之系統整合與晶片規
劃技術之研發
IP核心元件再使用之方法
與流程
快速雛形系統的設計與建構
以全面同步局部非同步為主
的低功率系統架構之研發
以高階系統規格為主之合
成流程的設計與建構
軟硬體共同模擬/共同驗
證方法與流程之建構
混合同步非同步時序系統之
介面電路設計及系統架構之
合成工具
網路安全處理器的低
功率之合成、指令管
理與編譯器之設計
Multiple-IP模擬器研發
網路安全處理器之編譯器
密碼處理器之硬體架構和
指令設計的效能評估
加密演算法函數庫之建立
網路安全處理器電路
雜訊分析與消除
網路安全處理器
之低功率高效能
可變電壓技術
低功率之編譯器設計
暫存器配置之低功率議題研究
多重電壓排程之低功率議題
研究
分析交互雜訊效應的電路模型
分析佈局後的潛在電壓降
分析交互雜訊對於不同型態
的動態可程式邏輯陣的列效應
針對電壓降所需的電路模型
同步電流切換的分析
可變電壓之排程
多階可程式輯輯陣列的架構設計
多階可程式輯輯陣列的分割工具
使用乘積行項和輸出入的重
新排序來減輕橫跨影響效應
產生電壓降問題的測試樣本
使用Skill語言來完成自動佈局
產生器
針對網路安全處理器的特殊系統
加以分析，並訂定此可變電壓
產生器的規格制定與系統分析
針對前一年度可變電壓產生器
的分析結果進行電路設計及
硬體製作的研究
針對可變電壓產生器的
電路硬體加以量測及驗證,
並利用所得之數據評估此項
可變電壓技術的效能
第一年
2002
第二年
2003
第三年
2004
分項計畫B-人力配置暨預算分配





子項計畫一：吳中浩教授
子項計畫二：李政崑教授
黃婷婷教授
子項計畫三：張世杰教授
子項計畫四：黃柏鈞教授
博士後研究
1
2博2碩
2博5碩
2博2碩
2博2碩
3,100
經費需求
5,788
180
834.5
單位：仟元
人事費
旅運費
材料費
業務費
Research Progress (-Aug. 1, 2002)
System Development Kits For SOC/IP
Fast System
Software
Prototyping
Retargetable
Compilers and
SDK Kits
Hardware description
language
Simulator
Environment
An Example for Simulators and Development Kits
for SOC/IP
Applications
Java Bluetooth API
Stack Cache
Bluetooth IP
Java Processor IP
Entry 0
VARS
Stack Frame of
Method 0
N Entries
Stack Frame of
Method 1
Arguments
and
Local
Variables
RFComm
SDP
Return PC
Audio
L2CAP
Previous VARS
FRAME
Frame
States
Operand
Stack
Entry N-1
32 bits
TCS
32 bits
Previous FRAME
HCI
Previous
CONST_POOL
Current
Method Vector
Link Manager
:
:
32 bits
Baseband
RF
Embedded SOC Design Methodology Trend?


rapidly exploring and evaluating different
architectural and memory configurations
using a cycle-accurate simulator and
retargetable optimizing compiler to achieve
the goal of meeting system-level performance,
power, and cost objectives
Hardware
Software design in parallel
Shrinking time-to-market cycles
Architectural Description Language


ADL is a language designed to specify
architecture templates for SOCs
Features that need to be considered:
–
–
–
–

Natural and concise specification
Generality in specification
Formal Model of specification
Automatic toolkit generation
ADL should capture all aspects of SOC design,
including ASIC and I/O interfaces
Benefits of ADL




Perform (formal) verification and consistency
checking
Modify easily the target architecture and
memory organization for design space
exploration
Drive automatically the backend toolkit
generation from a single specification
Adapt fast prototype of HDL-based high level
synthesis by translation from ADL
DSE: Design Space Exploration

The availability of a variety of processor
cores, IP libraries (DSP, VLIW, SS/RISC,
ASIP…), and memory IP libraries (Cache,
Buffer, SRAM, DRAM…) presents a large
exploration space for the choice of a base
processor architecture.
Optimizations with Specification in ADL



Timing model information ( instruction execution cycles,
memory access cycles…) directs compiler
optimizations in speed.
Power model information ( function unit and memory
storage operation power consumption…) directs
compiler optimizations in low power consumption.
Resource model and operation behavior model
(pipeline information, data path constraints, …) provide
detail compiler optimization issues in instruction
selection, resource allocation, scheduling.
ORISAL Features (On-Going Work)



An ADL being developed by our R & D efforts.
Simulator should be able to be generated
directly from the specifications.
Power model gives the possibility of compiler
optimizations in low power consumption and
power estimations with simulators.
Research Progress
Power Managements at OS layer


Minimize power consumptions while meet the
deadline of real-time tasks
To be extended to work with 黃柏鈞教授 on
voltage scaling circuits at IP levels.
Intel SpeedStep Technology
Two
performance mode
–Maximum
–Battery
Real-time
performance mode
optimized performance mode
dynamic switching between the two performance modes without
resetting the system
Problem Specifications


Fixed Voltage: Average Power (AP) = 1W
Task
Arrival
Deadline
Cycles
A
0
6
5
B
5
15
5
Shutdown Mechanism: AP = 0.6W
5
5V
A

10
B
15
shutdown
Variable Voltage Scheduling: AP = 0.36W
5V
5
A
15
3V
B
Scheduling Algorithm
1. Assume there are n periodic tasks to be scheduled.
2. Sort deadlines in ascending order, namely T1, T2, ..., Tn. And put them in a
list, called reservation list.
Repeat 3-6 when the reservation list is not empty
3. Remove the first task, Ti, from the list.
4. Compute slack time of both low and high voltage schedule, i.e. STL and
STH.
5. Compute CTL(Ti) and CTH(Ti).
6. Schedule Ti
CTL(Ti)  STL, schedule Ti with low voltage if possible.
STL  CTL(Ti)  STH, call decision algorithm.
CTL(Ti)  STH, CTH(Ti)  STH, schedule Ti with high voltage if possible.
CTH(Ti)  STH, call exception (real-time failures).
Decision Algorithms
PTV=0.5

Reservation List with…
–
–
–
RL-FFS (First-come First-serve Scheduling)
RL-PTV (Predefined Threshold Value)
 i (VL )
RL-ACT (Average Computation Time)

–
–
Comparing the control cycles si
RL-APC (Average Power Consumption)
 Comparing the switching activities αi
RL-AEC (Average Energy Consumption)

–
 i (VH )
Comparing the product of switching activities and control cycles
αi * si
RL-WHS (Weighted Hybrid Scheme)

Chose one of the above as a decision-maker by weighted voting.
Simulated System

Dual supply voltages
–
–
–

High voltage: 5V at 100MHz
Low voltage: 3V at 50.8MHz
Threshold voltage: 0.5V
Task set
–
CNC (Computerized Numberical Control)
machine controller – 8 tasks





Periodavg = 4575 µs
Deadlineavg = 3400 µs
Computation_Time(5V)avg = 305 µs
Computation_Time(3V)avg = 594 µs
Switching_Activityavg = 47%
Total Power Consumption of Tasks
Total Power (W)
2000
1500
1000
500
0
100
200
400
800
1600
3200
Number of Tasks
Fixed Voltage
Variable Voltage
6400
12800
Average Power (mW)
Avg. Power Consumption of Tasks with Diff.
Decision Algorithms
60
50
40
30
20
10
0
100
200
400
800
1600
3200
6400
12800
Number of Tasks
RL-FFS
RL-ACT
RL-APC
RL-AEC
RL-PTV(0.9)
RL-WHS
計畫實施策略

利用網路安全處理器為Design Driver,研發SOC
各項設計、偵錯、驗證與測試之關鍵技術

與工研院STC及產業界合作開發SOC設計流程及發
展環境

與創意電子及源捷科技合作以取得各項現有之
IP(如SRAM,FPGA,CPU,DSP等)及其設計實作與驗
證環境
計畫落實策略


積極培育積體電路與系統高級設計人才
與工業界以及國內外先進之研究機構交流合作
– 成立SOC設計技術聯盟
– 推動國際合作研究計畫(IC-SOC)
– 舉辦國際及全國性研討會、短期課程
– 透過清大積體電路設計技術研發中心(DTC)提供積體
電路系統設計技術相關之服務與諮詢

透過產學合作計畫及技術移轉使本計畫研究成果
能夠落實於產業界之產品發展與研究機構之技術
提升
研發產出在DTC設計技術路程圖之定位
Technology
Tera-Scale
SOC 設計技術
0.04m
Advanced Encryption Algorithm
Advanced Low Power High Speed Synthesis
Advanced Retargetable Compiler/Processor
0.06m
Analog/Mixed-Signal/RF Functional Vector Automation
0.08m
Giga-Scale
SOC 設計技術
0.1m
HW/SW/AMS Co-Verification
System-Level Verification
Retargetable Compiler
Design Partitioning
IP 設計與
CAD 技術
0.13m
Crypto Engine
IP Verification
AMS Design
IP CAD Tools
2001
網路安全處理器、
高速網路處理器
2003
高速低功率無線
通訊網路SOC、
前瞻資訊家電
SOC、高整合度
消費性電子SOC
2005
2007
３C 整合系統、
下世代網際網
路、光通訊科
技、生物科技、
奈米科技等系統
單晶片之應用
2009
2011
研發產出在DTC測試技術路程圖之定位
Technology
Tera-Scale
SOC 測試技術
0.04m
Wafer-Level Built-In Self-Repair/Diagnosis
RF Built-In Self-Test and Self-Diagnosis
Inductive Fault Analysis for Advanced Memory Technology
0.06m
System-Level Memory Self-Repair
0.08m
Giga-Scale
SOC 測試技術
0.1m
On-Chip Test Planning and Diagnostics
System-Level Debugging/Verification
Memory AC/Delay, Disturb and
Retention Test
Memory Built-In
Self-Repair
IP 測試與
CAD 技術
0.13m
SOC Test Scheduling
SOC/IP Test
Memory Built-In
Self-Test
網路安全處理器、
高速網路處理器
高速低功率無線
通訊網路SOC、
前瞻資訊家電
SOC、高整合度
消費性電子SOC
３C 整合系統、
下世代網際網
路、光通訊科
技、生物科技、
奈米科技等系統
單晶片之應用
IFA, Fault Modeling
2001
2003
2005
2007
2009
2011
預期產業效益

網路通訊產品的SOC前瞻設計平台
–

SOC開發的設計、整合、驗證、偵錯與測試等各
項先進技術
–

可快速產生各種不同規格之網路安全處理系統，符合
網路應用之多樣化
有助於產業界加速SOC產品之技術整合，取得技術領
先之地位
契合矽導國家型計畫目標，對國內積體電路產業
的進步與提升有極大的助益