Transcript Wireless Communication Network Lab

單元七 差異(delta)調變與解調
Wireless Communication Network Lab.
曾志成
國立宜蘭大學 電機工程學系
[email protected]
http://wcnlab.niu.edu.tw
註：本教材主要是修改自「通訊系統實驗」作者趙亮琳與范俊杰教授所提供之教學資源
教學目標
Wireless Communication Network Lab.


瞭解差異調變(Delta Modulation，DM)及解調
之原理，並進一步瞭解斜率連續改變型差異
(Continuously Variable Slope Delta，CVSD)調
變及解調之方法。
瞭解一種簡易型之類比轉數位及數位轉類比之
行為。
EE of NIU
Chih-Cheng Tseng
2
原理說明 (1/11)
Wireless Communication Network Lab.

差異調變是把類比信號轉為數位信號的一種技術，所
以它基本上也是一種A/D (Analog to Digital)轉換器；
而差異解調則是把收到的數位信號復原為類比信號，
所以基本上它是一種D/A (Digital to Analog)轉換器。

差異調變的主要特色就是每一個取樣點(sample)只用一
個位元(bit)來表示，而另一種常見的脈波編碼調變
(Pulse Code Modulation，PCM)則是每一個取樣要用多
個(例如：8 個)位元來表示，所以差異調變可大量地減
少數位傳輸量。不過，它所付出的代價是復原後的類
比信號品質可能不如PCM系統。
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3
原理說明 (2/11)
Wireless Communication Network Lab.

差異調變、解調系統的結構如圖 7-1 所示。其
運作原理說明如下：
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Ãþ¤ñ¿é¤J
_
Vi
¼Æ¦ì¿é¥X
¤ñ¸û¾¹
Vp
Vd
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¨ú¼Ë
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Va
Vd
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(·¥©Ê±±¨î)
+
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(·¥©Ê±±¨î)
圖 7-1 差異調變、解調系統
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4
原理說明 (3/11)
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

(1)當類比輸入 Vi大於預測電壓Vp時，比較器輸
出為 Low，經取樣後，數位輸出 Vd就送出一
個 Low 電壓，而這個 Low 電壓也同時接回至
積分器，控制積分器以固定的斜率增大其輸出
電壓Vp ，使預測電壓Vp往Vi接近。
(2)當類比輸入Vi小於預測電壓Vp時，比較器輸
出為 High，經取樣後，數位輸出Vd就送出一
個 High 電壓，而這個 High 電壓也同時接回至
積分器，控制積分器以固定的斜率降低其輸出
電壓Vp ，使預測電壓Vp往Vi接近。
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5
原理說明 (4/11)
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

(3)綜合(1)(2)兩種狀況，各端點之波形如圖 7-2
所示，每隔一個取樣週期就會由數位輸出端送
出一個位元，而且這串輸出位元帶有復原Vi所
需的資訊，因為這串位元經過積分器後能產生
很接近Vi波形的預測電壓Vp 。
(4)由(3)之敘述可得知，在解調端只要將接收
到的數位資料Vd送至一個和調變端相同特性的
積分器，就能復原出很接近原輸入Vi波形的類
比輸出Va。當然，若再以 LPF濾除Va的鋸齒部
分，則能復原出更像Vi的波形。
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6
原理說明 (5/11)
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¹w´ú¹qÀ£
(Ãþ¤ñ¿é¥X)
¼Æ¦ì¿é¥X
圖 7-2 差異調變系統中各端點之波形
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7
原理說明 (6/11)
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
在前述的基本差異調變 / 解調系統中，積分器使用固
定的輸出斜率，
•
•

當輸入Vi之頻率較高(即Vi變化較快速)時，會出現積分器之輸
出斜率不足的現象，這將造成解調後的類比輸出嚴重的失真
[參考圖 7-3(a)]。
雖然將斜率設計得大一點可以解決這個問題，可是當輸入Vi
之頻率不高時，這又會出現斜率太大的現象，其後果是類比
輸出之鋸齒會較大[如圖 7-3(b)]，使得後面的LPF不易將鋸齒
成分濾除。
總而言之，使用固定的斜率會有下述兩難的狀況：
•
•
斜率越大則較高頻的失真越小，但較低頻鋸齒越大；
斜率越小則較低頻鋸齒越小，但較高頻的失真越厲害。
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原理說明 (7/11)
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時脈輸入
類比輸入
預測電壓
(類 比 輸 出 )
數位輸出
(a) 斜 率 太 小 時
圖 7-3 差異調變在斜率太大或太小時的波形
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原理說明 (8/11)
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時脈輸入
類比輸入
預測電壓
(類 比 輸 出 )
數位輸出
(b) 斜 率 太 大 時
圖 7-3 差異調變在斜率太大或太小時的波形(續)
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10
原理說明 (9/11)
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
為了解決上述斜率太大或太小的問題，必須讓
斜率能隨著輸入頻率的大小而自動地調整，這
就是連續改變斜率型差異(CVSD)調變、解調
系統，其構想如下：
• 當斜率夠大(積分器輸出足以跟上輸入Vi的變化 )
時，積分器的輸出斜率就一直變小，直到發現
斜率太小(跟不上Vi的變化)時，則又持續增大積
分器的輸出斜率，當再度發現斜率夠大時則又
降低斜率，如此連續地改變斜率即能使斜率保
持在最適當的範圍內。
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原理說明 (10/11)
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
連續改變斜率型差異(CVSD)調變、解調系統
結構如圖 7-4所示，由圖上可看出它改用了斜
率可機動調整的積分器，其斜率調整動作如下：
• 當監測電路發現連續出現n個(本單元電路之n=3)相
•
同的位元[像圖 7-3(a)的狀況]時，它就認定斜率太
小而送出Low信號給積分器，使積分器之斜率持續
增大。
當監測電路發現連續n個位元不完全相同[像圖 73(b)的狀況]時，它就認定斜率已經夠大而送出
High信號給積分器，使積分器之斜率持續縮小。
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原理說明 (11/11)
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圖 7-4 CVSD 調變、解調結構

最後，當不傳送信號時[此時稱為通道閒置
(channel idle)]，調變端最好能送出High、Low
交替變化的通道閒置信號以利接收端維持同步。
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13
CVSD調變器 (1/2)
+5V
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+
Ra
8
2.2 u
4
1k
7
Rb
6
3
CLK-out
555
33k
2
0.0 01u
5
0.1 u
Cb
1
M/ I
15
3.3 u
+
A-in
1
#1
2
560
560
9
_
+
13
Shi ft
16
Q Q Q
#2
D-in
+5V
Reg ister
_
D-out
14
Rp
+
3.3 k
12
11
Vcc /2
R1
10k
0.1 u
+
Log ic
10
Rs
5
0.3 3u
33k
+
_
7
1k
圖 7-5 CVSD 調變器
Cs
+5V
3
Cur rent
Sw itch
Rx
4
1.2 k
A-out
1k
EE of NIU
R
10k
C
0.0 47u
6
MC34115
8
Rmin
2.2 M
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14
CVSD調變器 (2/2)
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



做CVSD調變時，M / I 端必須接5 V，A-in端
為類比信號輸入端，D-out端為數位信號輸出
端，CLK-out端為取樣時脈輸出端。
取樣時脈約為21.5 kHz。取樣動作發生在取樣
時脈負邊緣時，也就是在取樣時脈負邊緣後會
由D-out端輸出一個新的位元。
類比輸入電壓的直流成分會被去除，交流之峰
對峰值不可超過4 V。
D-out端輸出為0 V、5 V之數位方波。
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15
CVSD調變器電路分析 (1/5)
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

本電路所用的MC34115是一顆CVSD調變/解調 IC。其
第15支接腳接 High時是做為調變用，接 Low時是做為
解調用或做為通道閒置信號產生器用。
圖7-5 CVSD調變器的結構方塊如圖 U8-3所示，它的
運作原理如下：
圖 U8-3 CVSD 調變器結構
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16
CVSD調變器電路分析 (2/5)
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

為了使預測電壓能保持貼近輸入電壓，積分器之輸出
斜率必須與輸入電壓之變化速度差不多，如圖 U8-4(a)
所示。若斜率太小，則如圖 U8-4(b)所示，會發生預測
電壓變化太慢而跟不上輸入之變化。反之，若斜率太
大，則如圖 U8-4(c)所示，預測電壓會產生太大之鋸齒
波形。
本電路中，監測電路若發現連續輸出了三個以上的相
同位元時 [如圖 U8-4(b)之D-out的狀況]，即認定積分
斜率太小而發出Low信號去提升積分器之輸出斜率。
反之，若發現輸出一直有變化 [如圖 U8-4(c)之D-out的
狀況]，則認定斜率可能太大而發出High信號去降低積
分器之輸出斜率。
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CVSD調變器電路分析 (3/5)
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C L K -in
A -in
A -o u t
D -o u t
(a) 積 分 斜 率 適 中
圖 U8-4 CVSD 之運作情形
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CVSD調變器電路分析 (4/5)
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C L K -in
A -in
A -o u t
D -o u t
(b) 積 分 斜 率 太 小
(續)圖 U8-4 CVSD 之運作情形
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19
CVSD調變器電路分析 (5/5)
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C L K -in
A -in
A -o u t
D -o u t
(c) 積 分 斜 率 太 大
(續)圖 U8-4 CVSD 之運作情形
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比較器電路
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圖 U8-5 比較器部分的電路
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比較器電路分析
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


電路中第15支接腳接High (5 V)，故使用的是#1比較器。
由於電源電壓為0 V、VCC，所以必須將類比輸入電壓
之直流準位調至VCC/2，使Vi之波形較不會被截掉。
電路中之3.3 μF電容能隔絕直流而讓交流通過，用重
疊定理可得調整後之輸入電壓 V i 如下式：
Vi  

VCC
2
 V i ( ac )
(U8-1)
其中之Vi(ac)為Vi的交流成分。
因比較器的反相輸入端使用了560 Ω的電阻，故其非反
相輸入端亦串上560 Ω的電阻以降低比較器之直流偏移
誤差。
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22
取樣電路及監測電路
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圖 U8-6 取樣電路及監測電路
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23
取樣電路及監測電路分析
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


移位暫存器 (Shift Register) 之特性為：
•
•
取樣電路是由移位暫器所完成的。
邏輯(Logic)電路特性為：
•
•

高低態電壓界限為VCC/2。
當時脈負邊緣時，移位暫存器才會接收比較器送來之信號，
而這接收到的信號(即最左邊的Q)才是輸出及用以控制積分極
性的信號。
當三個輸入完全相同時 (代表已連續輸出三個相同的位元)，
其輸出為接地，
反之，只要三個輸入沒有完全相同，其輸出呈現開路。因此，
其輸出端必須接上提升(pulling up)電阻RP。
監測電路是由移位暫存器及邏輯電路所構成。
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積分器電路
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圖 U8-7 積分器部分的電路
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25
積分器電路分析 (1/4)
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


當極性控制為Low時，IINT>0，積分器之輸出
電壓Va上升，反之可類推。
積分器之輸出斜率大小與積分電流IINT成正比，
也與電容C有關，C越小則斜率越大。
|IINT|與IGC約成正比關係，而IGC=(5-V4 )/RX 。又
V3≈V4，所以
I GC 
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5  V3
RX
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(U8-2)
26
積分器電路分析 (2/4)
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
當斜率控制端為開路時(代表輸出一直有在變
化)，
• V3將往(Rmin/(RP+RS+Rmin)5V≈5V上升，
• 再由 (U8-2) 式可得IGC將往0 mA下降，而下降的速
度由[(RP+RS)//Rmin]CS≈(RP+RS)CS決定， (RP+RS)CS
越小則下降越快。

也就是說，當輸出有在變化時，積分器之斜率
會持續縮小，最低可降至幾乎為零，而且斜率
縮小的速度與(RP+RS)CS有關， (RP+RS)CS越小
則斜率縮小得越快。
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27
積分器電路分析 (3/4)
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
當斜率控制端為接地時 (代表已連續三個輸出
位元相同)，
• V3將往0 V下降，
• 再由(U8-2)式可得IGC將往5/RX上升，而上升的速度
由(RS//Rmin)CS≈RSCS決定， RSCS越小則上升越快。


也就是說，當連續輸出三個相同的位元時，積
分斜率會持續增大，而且斜率增大之速度與
RSCS有關， RSCS越小則斜率增大得越快。
因反相輸入端有10 kΩ之電阻R，故在非反相輸
入端亦須串接10 kΩ之R1以降低直流偏移誤差。
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積分器電路分析 (4/4)
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
積分電路各重要元件之整理：
• 積分電容C越小則積分斜率越大。
• 電阻RX越小則積分斜率越大。
• (RP+RS)CS越小則斜率縮小時會縮小得越快。
• RSCS越小則斜率增大時會增大得越快。
• Rmin會影響到斜率之最小值，而且當Rmin不夠大時，
它也會影響到斜率改變之速度。
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時脈產生器電路
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+ 5V
+
Ra
8
2.2 u
4
1k
7
Rb
6
3
CLK-ou t
55 5
33k
2
0.0 01u
5
0.1 u
Cb
1
圖 U8-8 時脈產生器
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30
時脈產生器電路分析(1/4)
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
本電路如圖 U8-8所示，它是一般常見的555無穩態多
諧振盪電路(Astable Multivibrator)，其詳細分析可查閱
一般電子學的書籍，在此僅列出其頻率f0之計算式：
f0 
EE of NIU
1.44
( R a  2 Rb )C b
 21.5 kH z
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31
CVSD 解調器
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15
1
+
13
D-out
H
#1
2
D-in
9
_
14
Shi ft
L
_
+5V
Reg ister
16
Q Q Q
#2
Rp
+
3.3 k
12
11
Vcc /2
Rs
5
0.1 u
+
_
7
1k
Cs
0.3 3u
33k
MC 34115
10k
+
Log ic
10
R1
CLK-in
+5V
3
Cur rent
Sw itch
Rx
4
1.2 k
1k
6
R
10k
C
0.0 47u
8
Rmin
2.2 M
A-out
圖 7-6 CVSD 解調器
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32
CVSD 調解器電路分析 (1/2)
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
CVSD 解調器之結構如圖 U8-9 所示，其運作原理如下：
®É¯ß¿é¤J
CLK-in
¼Æ¦ì¿é¤J
¼Æ¦ì¿é¥X
¨ú¼Ë
D-in
D-out
(·¥©Ê±±¨î)
¿n¤À¾¹
ºÊ´ú
(±×²v±±¨î)
¹q¸ô
Ãþ¤ñ¿é¥X
A-out
圖 U8-9 CVSD 調解器結構
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33
CVSD解調器電路分析 (2/2)
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


D-in端為數位輸入端，A-out端為類比輸出端，
CLK-in為時脈輸入端。
在本電路中，數位輸入並不直接接給監測電路
和積分器，而是先經過反相器再經取樣後才送
給它們，這將造成重建之類比輸出波形會和調
變端之預測電壓波形反相，原因是 High、Low
相反會造成積分器輸出之升降方向相反。
如此設計主要之目的是為了使MC34115很容易
產生通道閒置信號。
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34
MC34115內的反相器
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

在圖 U8-2中，其數位輸入反相器之電路如圖
U8-10所示。由於MC34115之PIN 15接地，所
以使用# 2比較器。
當數位輸入D-in 電壓大於VCC/2時，比較器# 2
之輸出為Low；當D-in 電壓小於VCC/2時，比
較器# 2輸出為 High。
_
D-in
#2
¨ú¼Ë
+
Vc c /2
圖 U8-10 MC34115內的反相器
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35
通道閒置信號產生器 (1/2)
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

若將圖 7-5的調變電路中的 M / I 端接地，並且將 D-out
端和 D-in 端連在一起，則其主要結構如圖 U8-11所示，
其中之比較器# 2仍是扮演反相器的角色。
假設一開始D-out =D-in=High，則當時脈負邊緣時，
取樣結果為D-out =D-in=Low，再到下一個時脈負邊緣
時，取樣結果為D-out =D-in=High，依此類推可知 Dout 端會輸出 High、Low交替的信號。當通道不傳送
信號時(稱為通道閒置)，若能持續傳送這種 High、
Low交替的信號，將有助於讓接收端保持位元同步。
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通道閒置信號產生器 (2/2)
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®É¯ß
²£¥Í¾¹
®É¯ß¿é¥X
CLK-out
D-in
¼Æ¦ì¿é¥X
_
#2
¨ú¼Ë
D-out
+
Vcc /2
圖 U8-11 通道閒置信號產生器結構
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37
CVSD 調變、解調實驗電路
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+5 V
+
Ra
8
2. 2u
4
1k
7
Rb
CLK-out
3
6
555
33k
2
5
+5V
0. 001u
15
0. 1u
Cb
1
1
M/I
+
Vi
1
A-in
_
#1
2
560
560
+
13
_
10k
10k
Rs
5
+
_
7
1k
0. 33u
+
Logic
Cu rr ent
Sw itch
Rx
4
+5 V
1. 2k
Rx
4
+5 V
3
3
Cu rr ent
Sw itch
Cs
0. 33u
33k
MC34 115
Cs
0. 1u
Rs
+
_
7
3. 3k
11
R1
+
33k
1k
+
3. 3k
CLK-in
Rp
Vc c/2
11
5
16
Q Q Q
10
Logic
Vc c/2
+5 V
Re gister
12
Rp
12
0. 1u
_
D-in
14
Shift
L
#2
+5 V
Q Q Q
10
+
13
16
+
R1
Vd
D-out
14
Shift
Re gister
#2
D-in
Vd
9
H
#1
2
15
3. 3u
D-out
9
_
R
10k
C
0. 047u
6
8
Rmin
2. 2M
1. 2k
Vp
R
10k
6
MC34 115
8
Rmin
1k
2. 2M
Va
A-out
A-out
1k
C
0. 047u
圖 7-7 CVSD 調變、解調實驗電路
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38
CVSD 調變、解調實驗電路電路說明
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
整個實驗電路如圖 7-7 所示。
•
•
•

左半邊電路之 M / I 端接5 V，所以是CVSD調變電路，其輸入
電壓Vi由A-in端輸入，而調變後之數位輸出Vd則由D-out端接
出。
右半邊電路則是CVSD解調電路，其數位信號Vd由D-in端輸入，
解調後之類比電壓Va則由A-out 端輸出。
另外，調變端之時脈直接接給解調端，也就是本單元中假設
解調端能獲取和調變端完全相同的時脈，至於實際上解調端
如何去獲得該時脈則留待下一單元中再來探討。
當通道閒置時，只須將左邊調變電路之D-out端與D-in
端連在一起，並將其 M / I 端改接地，就能由D-out端
送出通道閒置信號。
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