Transcript 1. 简述begin-end语句块和fork-join语句块的区别，并写出下面信号

硬件描述语言上机作业
蔡觉平
Verilog HDL 上机作业
• 题目1：数字集成电路的verilog HDL描述与仿真。
• 要求：（1）学习使用Modelsim设计和仿真软件；
•
（2）练习教材7.2.1中的例子；
•
（3）掌握设计代码和测试代码的编写；
•
（4）掌握测试仿真流程；
•
（5）掌握Modelsim软件的波形验证方式。
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题目2： 简述begin-end语句块和fork-join语句
块的区别，并写出下面信号对应的程序代码
A
B
0
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10
20
30
40
50
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ns
3
题目3. 分别用阻塞和非阻塞赋值语句描述如下
图所示移位寄存器的电路图。
out0
din
D
Q
D
out1
Q
D
out2
Q
D
Q
out3
clk
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• 题目4：设计16位同步计数器
• 要求：（1）分析16位同步计数器结构和电路特点；
•
（2）用硬件描述语言进行设计；
•
（3）编写测试仿真并进行仿真。
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题目5. 试用Verilog HDL门级描述方式描述如下
图所示的电路。
D3
D2
D1
D0
T3
T2
T1
Z
T0
S2
S1
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题目6. 试用查找真值表的方式实现真值表中的加
法器，写出Verilog HDL代码：
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Cin
ain
bin
sum
Cout
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
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• 题目7：设计16位同步加法器和乘法器
• 要求：（1）分析16位同步加法器和乘法器结构和电路特
•
点；
•
（2）用硬件描述语言进行设计；
•
（3）编写测试仿真并进行仿真。
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题目8. 将下面的状态转移图用Verilog HDL描述
。
start=0
clr=1
State0
out=001
step3=1
start=1
在图中，状态机的输入只与
状态的跳转有关，与状态机
的输出无关，因此该状态机
step3=0
State3
out=111
step2=0
State1
out=010
为摩尔型状态机。
下面为三段式描述方式
step2=1
State2
out=100
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题目9. 如下图所示电路，若其延迟时间设定如表所
示，试写Verilog HDL程序设计该电路。
a
s
sa
s0
y
sb
b
路径
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最小值（min） 典型值（type） 最大值（max）
a_sa_y
10
12
14
s_s0_sa_y
15
17
19
s_sb_y
11
13
15
b_sb_y
10
12
14
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题目10.设计一个8位数字显示的简易频率计。要
求：
①能够测试10Hz~10MHz方波信号；
②电路输入的基准时钟为1Hz，要求测量值以
8421BCD码形式输出；
③系统有复位键；
④采用分层次分模块的方法，用Verilog HDL进
行设计。
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题目11. 用Verilog HDL设计一个4位LED显示器
的动态扫描译码电路。要求：
①4个七段显示器共用一个译码驱动电路；
②显示的数码管清晰明亮，无闪烁现象发生。
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