Transcript Document
Problematyka wykładu • Wprowadzenie • Zjawisko hazardu • Układy arytmetyczne • Układy konwersji kodów • Multipleksery i demultipleksery 1 Wprowadzenie Kolejność postępowania przy syntezie kombinacyjnego układu logicznego: • określenie funkcji logicznej odpowiednio do postawionych wymagań np. za pomocą tablicy stanów (tablicy prawdy); • przeprowadzenie procesu minimalizacji funkcji logicznej np. przy użyciu tablic Karnaugha lub metodą algebraiczną; • sporządzenie schematu układu, odpowiadającego zminimalizowanej formie boolowskiej; • optymalizacja konfiguracji schematowej. 2 Wprowadzenie Synteza układu opisanego formą sumacyjną, reguły stosowania symboli funktorów równoważnych dla NAND: 1. bramkę wejściową, na której wyjściu otrzymuje się stany lub poziomy logiczne realizujące pożądaną funkcję, określa się jako reprezentującą pierwszy (nieparzysty) poziom układu. Graficznym symbolem tej bramki jest symbol DOR; POZIOMY UKŁADU 1 F x1 F x1 x2 * ( x3 x4 * x5 ) 3 Wprowadzenie Synteza układu opisanego formą sumacyjną, reguły stosowania symboli funktorów równoważnych dla NAND: 2. bramki których wyjścia są przyłączone do wejść bramki wyjściowej, określa się jako reprezentujące drugi (parzysty) poziom układu. Graficznymi symbolami tych bramek są symbole NAND; POZIOMY UKŁADU 2 1 F x2 x1 F x1 x2 * ( x3 x4 * x5 ) 4 Wprowadzenie Synteza układu opisanego formą sumacyjną, reguły stosowania symboli funktorów równoważnych dla NAND: 3. dalsze poprzedzające bramki reprezentują odpowiednio dalsze nieparzyste i parzyste poziomy, przy czym na poziomach nieparzystych stosuje się symbole DOR, a na poziomach parzystych symbole NAND; POZIOMY UKŁADU 4 3 2 1 x4 F x5 x3 x2 x1 F x1 x2 * ( x3 x4 * x5 ) 5 Wprowadzenie Synteza układu opisanego formą sumacyjną, reguły stosowania symboli funktorów równoważnych dla NAND: 4. w zasadzie każda linia połączeniowa między wyjściem jednej bramki a wejściem drugiej powinna mieć na obydwu końcach symbole wskaźnika negacji lub nie powinna ich mieć w ogóle; POZIOMY UKŁADU 4 3 2 1 x4 F x5 x3 x2 x1 F x1 x2 * ( x3 x4 * x5 ) 6 Wprowadzenie Synteza układu opisanego formą sumacyjną, reguły stosowania symboli funktorów równoważnych dla NAND: 5. zmienne wprowadzane na wejścia ze wskaźnikami negacji reprezentowane w formie boolowskiej przez swe dopełnienia; są 6. zmienne wprowadzane na wejścia bez wskaźników reprezentowane w formie boolowskiej bez dopełnienia. są negacji POZIOMY UKŁADU 4 3 2 1 x4 F x5 x3 x2 x1 F x11 x22 * ( x3 x4 * x5 ) 7 Wprowadzenie POZIOMY UKŁADU 4 3 2 1 x4 F x5 x3 x1 x2 F x1 x2 * ( x3 x4 * x5 ) 4 3 2 1 x4 F x5 x3 x2 x1 8 Wprowadzenie Przykład odstępstwa od reguły 4-tej F x1 * x2 x3 * ( x1 x2 ) x3 x1 x2 x1 F x2 POZIOMY UKŁADU 1 2 x3 x1 x2 F 9 Wprowadzenie Do optymalizacji układów kombinacyjnych (reguła 4-ta) najczęściej są stosowane następujące kryteria: 1. minimalna złożoność układowa; 2. minimalne opóźnienie propagacji; 3. minimalny koszt; 4. maksymalna niezawodność. 10 Hazard Przyczyny powstania zjawiska hazardu: 1. gdy przynajmniej jeden sygnał wejściowy dochodzi do wyjścia drogami o różnych opóźnieniach; 2. gdy jednocześnie ulegają zmianie dwa lub więcej sygnałów wejściowych i przechodzą one do wyjścia drogami o różnych opóźnieniach; 3. gdy układ zapewnia dla wszystkich sygnałów wejściowych drogi o jednakowych opóźnieniach, lecz sygnały te zmieniają swe stany logiczne niejednocześnie. 11 Zjawisko hazardu statycznego x1 1 F2 1 0 0 10 F1 0 1 10 1 x2 x3 F3 0 01 1 0 01 01 1 1 0 1 1 0 F x1 x3 1 F x1 * x2 x2 * x3 x2 F1 F x1x0 F2 F3 x2 00 01 0 Hazard statyczny w 1 1 11 10 1 1 1 1 12 Zjawisko hazardu dynamicznego x1 x2 001 10 0 0 10 01 10 1 0 1 0 F2 001 01 10 01 0 1 0 1 110 F1 x3 F4 F3 010 01 10 10 10 01 10 101 01 10 0 0 F x2 x3 0 x1 F1 F2 F3 F4 F 13 Hazard dynamiczny Zjawisko hazardu dynamicznego x1 x2 F2 F4 F1 F3 x3 x2x3 x1 0 1 00 01 11 10 1 1 1 1 1 1 F x1 x3 F x1 x3 F1 F 14 Zjawisko hazardu dynamicznego x1 x3 01 00 10 1 01 0 10 1 1 F1 10 1 01 0 1 10 01 F x1 x3 F1 F Hazard statyczny w 1 15 Detektor narastającego zbocza sygnału x 01 10 0 10 01 1 F1 1 F 10 01 0 x 3 F1 F 3 1 3 16 Detektor opadającego zbocza sygnału x 10 0 1 1 10 0 01 1 F1 F 10 0 01 1 x F1 3 3 1 F 3 17 Detektor opadającego zbocza sygnału x 10 0 01 1 10 01 1 0 F1 1 F 01 1 0 10 x F1 4 4 F 1 1 1 1 18 Układy arytmetyczne Układ półsumatora Równanie Tabela prawdy A Czynniki B C S Suma Przeniesienie Symbol A B C B S C 0 0 1 1 0 1 0 1 0 1 1 0 0 0 0 1 Tablice Karnaugha S B C 0 0 0 1 0 1 0 1 A S A B S 0 0 0 1 1 1 1 0 A 19 Układy arytmetyczne Układ półsumatora Tablice Karnaugha B C 0 0 0 1 0 1 0 1 A B S 0 0 0 1 1 1 1 0 A S AB AB A B C AB 20 Układy arytmetyczne Przykłady implementacji układowej półsumatora A B S A B C AB C AB S ( A B) AB A B C ( A B) AB Przykład S ( A B ) ( A B) A B 21 Układy arytmetyczne Układ sumatora Symbol Równanie Ai Bi Ai Bi Czynniki Ci-1 Ci Si Tablice Karnaugha Ci Suma S Ci-1 Przeniesienie Tabela prawdy Ai Bi Ci-1 Si Ci 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 Si Ci-1 Ci Ci-1 Si Ai Bi 00 01 11 10 0 0 0 1 0 1 0 1 1 1 Ai Bi 00 01 11 10 0 0 1 0 1 1 1 0 1 0 22 Układy arytmetyczne Układ sumatora Tablice Karnaugha Ci-1 Ci Ai Bi 00 01 11 10 0 0 0 1 0 1 0 1 1 1 Ci-1 Si Ai Bi 00 01 11 10 0 0 1 0 1 1 1 0 1 0 Ci Ai Bi Bi Ci 1 AC i i 1 Ai BC Si Ai BiCi 1 Ai BC i i 1 Ai BC i i 1 i i 1 Ai Bi Ci 1 ( Ai Bi ) Ci 1 ( Ai Bi Ai Bi ) Ci 1 ( Ai Bi Ai B) Ai Bi Ci 1 ( Ai Bi ) Ci 1 ( Ai Bi Ai Bi ) Ci 1 ( Ai Bi Ai B ) Ai Bi Ci 1 23 Układy arytmetyczne Przykłady implementacji układowej sumatora Ai Bi Si Ai Bi Ci 1 Ci Ai Bi * Ai Ci 1 * Bi Ci 1 Ci-1 Si Ai Bi Ci 1 Ci Ai Bi AC i i 1 Bi Ci 1 Ai Bi AC i i 1 Bi Ci 1 Przykład 24 Układy arytmetyczne Realizacja układ sumatora z dwóch półsumatorów Ai Si PÓŁSUMATOR PÓŁSUMATOR Bi AB Ci-1 Ci Przykład 25 Układy arytmetyczne Sumator wielobitowy szeregowy Składnik A ........ n-bitowy rejestr przesuwający Składnik B ........ A Suma ........ Ci-1 S B n-bitowy rejestr przesuwający Ci D n-bitowy rejestr przesuwający Q C Zegar 26 Układy arytmetyczne Sumator wielobitowy szeregowy Składnik A 0 0 0 1 0 0 1 1 0 6-bitowy rejestr przesuwający Składnik B A Ci-1 Suma 1 0 1 0 0 1 0 1 0 1 1 0 0 S B 0 1 01 10 01 0 1 1 0 1 0 6-bitowy rejestr przesuwający 6-bitowy rejestr przesuwający Ci D C Q 1 0 Zegar 1 0 3 2 6 4 5 27 Układy arytmetyczne Sumator wielobitowy równoległy z przeniesieniami szeregowymi Cn Bn An B3 A3 B2 A2 B1 A1 B A B A B A B A Ci S Ci-1 Cn-1 C3 Ci S Ci-1 C2 Ci S Ci-1 C1 Ci S S S S S Sn S3 S2 S1 Ci-1 C0 28 Układy arytmetyczne Sumator wielobitowy równoległy z przeniesieniami szeregowymi B4 A4 1 B C5 1 Ci B3 0 1 A S Ci-1 B C3 1 S A3 Ci 0 S Ci-1 B C2 1 S A2 1 A 0 S4 B2 Ci 1 S Ci-1 B C1 1 S A1 1 A 0 S3 B1 Ci A S Ci-1 C0 1 S 1 S2 0 0 S1 29 Układy arytmetyczne Sumator wielobitowy równoległy z przeniesieniami jednoczesnymi C0 B A Blok przeniesień Cn Blok sumy S 30 Układy arytmetyczne Scalony układ arytmetyczny 31 Układy arytmetyczne Jednostka arytmetyczno-logiczna A0,...,A3 i B0,...,B3 - wejścia dla dwóch słów czterobitowych Cn - wejście przeniesienia M - wejście określające tryb pracy S0,...,S3 - wejścia wyboru funkcji F0,...,F3 - wyjście wyniku Cn+4 - wyjście przeniesienia G - wyjście przeniesienia generowanego P - wyjście przeniesienia propagowanego A = B - wyjście komparacyjne 32 Układy arytmetyczne Realizacja operacji porównania A=B jest w stanie wysokim gdy obydwie liczby są równe A=B jest w stanie niskim gdy obydwie liczby są różne W wyniku operacji porównania na wyjściach A=B i Cn+4 otrzymujemy: A B jeśli f ( A B) 0 i Cn 4 0 Cn 0 A B jeśli f ( A B) 1 i Cn 4 0 A B jeśli f ( A B) 0 i C 1 n4 A B jeśli f ( A B) 0 i Cn 4 0 Cn 1 A B jeśli f ( A B) 1 i Cn 4 1 A B jeśli f ( A B) 0 i C 1 n4 33 Układ realizujący operację dodawania i odejmowania B4 B3 B2 B1 A4 A3 A2 A1 0 1 1 0 0 1 0 0 1 0 1 1 0 0 1 0 1 0 1 A4 A3 A2 A1 S4 S3 S2 S1 B1 B2 B3 B4 C0 0 1 1 Sterowanie C4 Odejmowanie Dodawanie 0 1 1 0 1 0 1 34 Układ realizujący operację dodawania liczb w kodzie BCD B4 B3 0 B1 0 1 1 1 A4 A3 A2 A1 0 1 0 1 A1 S2 S1 1 A2 Cn 0 S3 S4 1 A3 A4 B1 B2 B3 B4 C0 C4 Cn-1 B2 1 1 0 0 0 1 1 1 0 0 0 1 1 0 A2 A1 S3 S2 S1 S4 C4 A3 A4 B1 B2 B3 B4 C0 1 0 0 1 0 35 Układ generacji bitu parzystości Generowanie bitu parzystości polega na wytworzeniu jednego bitu i dodaniu go do słowa kodowego, będącego nośnikiem informacji. Bit ten jest zwany bitem parzystości. Jeśli dane słowo kodowe zawiera nieparzystą (parzystą) liczbę jedynek, to bit parzystości przyjmuje wartość 1 w przeciwnym przypadku wartość 0. Bit parzystości generowany jest zgodnie z równaniem: A0 A1 An gdzie: Ai - bit słowa informacyjnego (i=0…n). 36 Układ generacji bitu parzystości 0 1 1 0 0 0 A1 1 A2 0 A3 0 A0 0 1 0 1 1 1 1 0 Sygnał sterujący: 0 – generacja bitu parzystości; 1 – generacja bitu nieparzystości. dla bitu parzystości dla bitu nieparzystości 1 0 1 0 1 0 – bez błędu; 1 – błąd. 0 – błąd; 1 – bez błędu. 37 Układ generacji bitu parzystości Tabela stanów dla układu 74180 Wejścia Wyjścia Liczba stanów 1 na wejściach danych (A...H) od 0 do 7 jest: Parzyste (EI) Nieparzyste (OI) Parzyste (EVEN) Nieparzyste (ODD) Parzysta 1 0 1 0 Nieparzysta 1 0 0 1 Parzysta 0 1 0 1 Nieparzysta 0 1 1 0 X 1 1 0 0 X 0 0 1 1 38 Układ generacji bitu parzystości B0 EI OI EVEN ODD A B C D E F G H EI OI 74180 A B C D E F G H 74180 B7 EVEN ODD Wyjścia kontrolne Wejścia sterujące 39 Układy konwersji kodów Podział: • enkodery (zwane również koderami); zwykłe priorytetowe • dekodery; pełne - jeżeli 2n = m niepełne - jeżeli 2n < m • transkodery. 40 Układ enkodera zwykłego Tabela prawdy Wejścia Wyjścia Kod 1 z 10 Kod 1 z 10 9 8 7 6 5 4 3 2 1 0 9 8 7 6 5 4 3 2 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 2 3 4 5 6 7 8 9 D C B A 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 Równania dla enkodera 1 z 10 A=1+3+5+7+9 A = (1 + 9) + (3 + 7) + (5 + 7) B=2+3+6+7 B = (2 + 6) + (3 + 7) C=4+5+6+7 C = (4 + 6) + (5 + 7) D=8+9 D=8+9 41 Układ enkodera zwykłego Realizacje układowe Przykład: enkoder1z10.msm 42 Układ enkodera zwykłego Tabela prawdy Wejścia Wyjścia Kod 1 z 10 Kod 1 z 10 9 8 7 6 5 4 3 2 1 0 9 8 7 6 5 4 3 2 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 2 3 4 5 6 7 8 9 D C B A 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 Równania dla enkodera 1 z 10 A 1 3 5 7 9 13579 B 2 3 6 7 2367 C 4 5 6 7 4567 D 8 9 89 43 Układ enkodera zwykłego Realizacje układowe Przykład: enkoder_nie_1z10.msm 44 Układ enkodera priorytetowego Realizacja z konwersją pośrednią K o d K o d x z n . . . . w y j ś c i o w y . . . . Kod 1 z n 45 Układ enkodera priorytetowego Realizacja z konwersją bezpośrednią K o d K o d x z n . . . . . . . . w y j ś c i o w y 46 Układ enkodera priorytetowego Realizacja iteracyjna konwersji kodu x z n na kod 1 z n xzn E0 B0 0 Y0 E1 B1 1 Y1 Ei-1 B2 Bi i En-2 Bi+1 Bn-2 n-2 Yi-1 Yn-2 En-1 Bn-1 n-1 Bn Yn-1 1zn Funkcje przełączające i-tego stopnia mają postać: Bi Bi 1 Ei Yi Bi 1 * Ei 47 Zasada działania i-tego stopnia enkodera priorytetowego Symbol Ei Schemat logiczny Bi Bi+1 0 1 1 0 1 Yi 1 1 0 Tabela prawdy Bi+1 Ei Yi Bi 0 0 1 1 0 1 0 1 0 1 0 0 0 1 1 1 1 0 48 Układ enkodera priorytetowego Realizacja z równoległą propagacją przeniesienia 49 Układ dekodera pełnego Tabela prawdy Wyjścia Wejścia 1z 4 1z 4 x0 x1 A B C D A B C D 0 0 1 0 0 0 0 1 1 1 0 1 0 1 0 0 1 0 1 1 1 0 0 0 1 0 1 1 0 1 1 1 0 0 0 1 1 1 1 0 Równania dla dekodera kodu 8421 na 1 z 4 A x0 x1 B x0 x1 C x0 x1 D x0 x1 A x0 x1 x0 x1 B x0 x1 x0 x1 C x0 x1 x0 x1 D x0 x1 x0 x1 50 Układ dekodera pełnego Realizacje układowe A x0 x1 B x0 x1 C x0 x1 D x0 x1 AND A AND B AND C AND D 1 z 4 x0 NOT x1 NOT Przykład: dekoder8421_1z4.msm 51 Układ dekodera pełnego Realizacje układowe NOR A A x0 x1 x0 x1 NOR B x0 x1 x0 x1 NOR B 1 z 4 C NOR D C x0 x1 x0 x1 D x0 x1 x0 x1 x0 NOT x1 NOT 52 Układ dekodera pełnego Tabela prawdy Wyjścia Wejścia 1z 4 1z 4 x0 x1 A B C D A B C D 0 0 1 0 0 0 0 1 1 1 0 1 0 1 0 0 1 0 1 1 1 0 0 0 1 0 1 1 0 1 1 1 0 0 0 1 1 1 1 0 Równania dla dekodera kodu 8421 na 1 z 4 A x0 x1 A x0 x1 A x0 x1 x0 x1 A x0 x1 B x0 x1 B x0 x1 B x0 x1 x0 x1 B x0 x1 C x0 x1 C x0 x1 C x0 x1 x0 x1 C x0 x1 D x0 x1 D x0 x1 D x0 x1 x0 x1 D x0 x1 53 Układ dekodera pełnego Realizacje układowe NAND A A x0 x1 A x0 x1 NAND B B x0 x1 B x0 x1 NAND C NAND D C x0 x1 C x0 x1 D x0 x1 D x0 x1 1z 4 x0 NOT x1 NOT Przykład: dekoder8421_nie_1z4.msm 54 Układ dekodera pełnego Realizacje układowe A x0 x1 x0 x1 A x0 x1 A OR B 1z 4 B x0 x1 x0 x1 B x0 x1 C x0 x1 x0 x1 C x0 x1 D x0 x1 x0 x1 D x0 x1 OR x0 OR C OR D NOT x1 NOT 55 Układ dekodera niepełnego Tabela prawdy A x1x0 Wejścia Wyjścia BCD 8421 1 z 10 X3 X2 X1 X0 A B C D E F G H I J 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 x3x2 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 C 00 01 11 10 x1x0 00 01 11 10 x3x2 00 1 0 0 0 00 0 0 0 1 01 0 0 0 0 01 0 0 0 0 11 --- --- --- --- 11 --- --- --- --- 10 0 0 --- --- 10 0 0 --- --- A x0 x1 x2 x3 C x0 x1 x2 B x0 x1 x2 x3 G x0 x1 x2 D x0 x1 x2 H x0 x1 x2 E x0 x1 x2 I x0 x3 F x0 x1 x2 J x0 x3 56 Układ dekodera niepełnego Tabela stanów dekodera Kod wejściowy x3 x2 x1 x0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 Nr aktywnego wyjścia A B C D E F G H I J Stany zabronione 1 1 1 1 1 1 0 0 1 1 1 1 1 1 0 0 1 1 0 1 0 1 0 1 C, I D, J E, I F, J G, I H, J Przykład: dekoder_8421_1z10.msm 57 Układ transkodera Kod wejściowy X DEKODER Kod pierścieniowy ENKODER Kod wejściowy Y Transkoder Kod wejściowy X TRANSKODER Kod wejściowy Y 58 Układ transkodera Tabela prawdy Wejścia Wyjścia 8421 2421 C B x1x0 x3x2 00 01 11 10 x1x0 00 01 11 10 x3x2 00 0 0 0 0 00 0 0 1 1 X3 X2 X1 X0 A B C D 01 1 1 1 1 01 0 0 1 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 1 0 1 0 1 0 1 0 1 0 1 11 --- --- --- --- 11 --- --- --- --- 10 1 1 --- --- 10 1 1 --- --- 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 1 1 1 1 B x2 x3 C x1 x3 A = x3 D = x0 59 Multipleksery i demultipleksery W E J Ś C I A 0 1 2 0 1 2 Multiplekser Linia przesyłowa Demultiplekser n-1 n-1 n n Adres W Y J Ś C I A Adres 60 Multiplekser scalony 74151 Symbol Tabela stanów Wejścia Adresowe Wyjścia Strobujące C B A S X 0 0 0 0 1 1 1 1 X 0 0 1 1 0 0 1 1 X 0 1 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 Y W 0 D0 D1 D2 D3 D4 D5 D6 D7 1 D0’ D1’ D2’ D3’ D4’ D5’ D6’ D7’ Funkcja realizowana przez układ: Y S (CBAD0 CBAD1 CBAD7 ) 61 Realizacja funkcji przełączającej za pomocą multipleksera F a *b b *c a *b *c ba 00 c 0 1 0 4 ? ? 01 1 5 ? ? 11 3 7 ? ? 10 2 6 ? ? 62 Realizacja funkcji przełączającej za pomocą multipleksera F a *b b *c a *b *c ba 00 c 0 1 0 4 0 0 01 1 5 0 1 11 3 7 1 1 10 2 6 0 1 63 Realizacja funkcji przełączającej za pomocą multipleksera F a *b * d b * c a *b * c * d ba 00 dc 00 0 01 4 11 4 10 0 ? ? ? ? 01 1 5 5 1 ? ? ? ? 11 3 7 7 3 ? ? ? ? 10 2 6 6 2 ? ? ? ? 64 Realizacja funkcji przełączającej za pomocą multipleksera F a *b * d b * c a *b * c * d ba 00 dc 00 0 01 4 11 4 10 0 0 0 0 0 01 1 5 5 1 1 1 0 1 11 3 7 7 3 1 1 1 0 10 2 6 6 2 0 1 1 0 65 Multiplekser scalony 74151 Symbol Tabela stanów Wejścia Adresowe Wyjścia Strobujące C B A S X 0 0 0 0 1 1 1 1 X 0 0 1 1 0 0 1 1 X 0 1 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 Y W 0 D0 D1 D2 D3 D4 D5 D6 D7 1 D0’ D1’ D2’ D3’ D4’ D5’ D6’ D7’ Funkcja realizowana przez układ: Y S (CBAD0 CBAD1 CBAD7 ) 66 Demultiplekser scalony 74155 a) Wejścia Adresowe Wyjścia Wejścia Strob. Infor. B A G1 C1 1Y0 1Y1 1Y2 1Y3 X X 1 X 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 0 X X X b) Adresowe Wyjścia Strob. Infor. B A G2 C2 2Y0 2Y1 2Y2 2Y3 1 X X 1 X 1 1 1 1 1 1 0 0 0 0 0 1 1 1 0 1 1 0 1 0 0 1 0 1 1 1 1 0 1 1 0 0 0 1 1 0 1 1 1 1 1 0 1 1 0 0 1 1 1 0 0 1 1 1 1 X X X 1 1 1 1 1 Wejścia adresowe Wejścia strobujące Wejścia informacyjne A B 1G 1C 2G 2C 1Y0 1Y1 1Y2 1Y3 2Y0 2Y1 2Y2 2Y3 Wyjścia informacyjne Wyjścia informacyjne 74155 67 Realizacja demultipleksera 8-bitowego 68