Transcript 互補式金氧半積體電路之靜電放電防護技術

互補式金氧半積體電路之靜電放電防護技術
為了提昇先進製程下之CMOS IC對ESD的防護能力，
以下介紹幾種較實用的技術~
1. 製程上(Process Level)的改進方法
* ESD-Implant Process(防靜電放電佈植製程)
2. 元件上(Device Level)的改進方法
* LVTSCR元件
3. 電路上(Circuit Level)的改進方法
* 閘極耦合(Gate-Couple)技術
現在的IC都愈做愈精密，使得IC對ESD的防護能力愈來愈差
* 為了提昇先進製程下之CMOS IC對ESD的防護能力，
以下介紹幾種較實用的技術~
1. 製程上(Process Level)的改進方法
2. 元件上(Device Level)的改進方法
3. 電路上(Circuit Level)的改進方法
製程上(Process Level)的改進方法
* ESD-Implant Process(防靜電放電佈植製程)
• 把一濃摻雜濃度硼(P型)打入在contact正下方N型diffusion與
P-substrate接觸面之間，以降低該接面的崩潰電壓。
製程上(Process Level)的改進方法
* ESD-Implant Process(防靜電放電佈植製程)
把一濃摻雜的硼打入contact正下方N型diffusion與P-substrate
接面之間，以降低該接面的崩潰電壓。
例如在一0.35微米的製程中，可把原先約~8V的接面崩潰電壓
降低到~6V左右。
因為該接面具有較低的崩潰電壓，當靜電放電出現在此
NMOS元件的汲極(drain)時，靜電放電電流便會先由這個低崩
潰電壓的接面放電， 因此能擁有較高的ESD防護能力。
元件上(Device Level)的改進方法
* LVTSCR元件
因SCR元件要到30V 才導通，因此需要加入第二級
保護電路來保護內部電路。
元件上(Device Level)的改進方法
* LVTSCR元件(Low -Voltage Triggering SCR，
低電壓觸發矽控整流器)
在ESD電壓尚未昇到30V之前，此SCR元件是關閉的，
這時SCR元件所要保護的內部電路可能早就被ESD電壓所破
壞，因此需要加入第二級保護電路。
但是這第二級保護電路會佔用額外的佈局面積，是我們較不
希望看到的。
元件上(Device Level)的改進方法
* LVTSCR元件
為了改善SCR元件需要另加第二級ESD保護電路的困擾，LVTSCR
元件在SCR元件結構中結合了一個short-channel的NMOS元件
為了改善SCR元件需要另加第二級ESD保護電路的困擾，
LVTSCR元件在SCR元件結構中結合了一個short-channel
的NMOS元件。
這可以使SCR元件的起始導通電壓下降到等效於shortchannel NMOS的驟回崩潰電壓，約10~15V左右。
也就是說 較小的ESD電壓就能使SCR導通。
這使得LVTSCR元件不需要額外的第二級ESD防護電路
便可以有效地保護內部電路。
電路上(Circuit Level)的改進方法
* 閘極耦合(Gate-Couple)技術
利用電容耦合作用來使大尺寸電晶體的每一finger能均勻地導
通的設計。
為提昇CMOS IC的ESD防護能力，在輸出入PAD的ESD防護元件或
輸出級電晶體元件都會被做得比較大。
大尺寸的元件在佈局上經常畫成手指狀，例如一個NMOS的
W=1000，L=0.6 mirco，則會在佈局上畫成10支finger互相並聯在
一起，但是在ESD放電發生時，這10支finger並不一定會同時導通。
利用NMOS的雜散電容做耦合元件，那個field-oxide device加強了
耦合電容的效用。當有正的ESD電壓突然出現在PAD上時，此瞬間
的電壓變化會導致NMOS閘極電壓跟著上升。
因為NMOS的閘極上有耦合的正電壓，所以大尺寸NMOS的finger
會被一起導通而進入驟回崩潰區，ESD放電能量便可均勻分散到每
一finger來承受。
因此其ESD防護能力才能夠有效地提昇。