Transcript Mikroel2_2 - CARNet lms

Elektrotehnički fakultet
Kneza Trpimira 2b, 31000
Osijek, HRVATSKA
Sveučilište J.J.
Strossmayera u
Osijeku
Prof. dr. Tomislav Švedek
MIKROELEKTRONIKA
3+1+2
MODUL 2 /2 od 3
3.2.
KARAKTERISTIKE BIPOLARNIH DIGITALNIH
SKLOPOVA
3.2.1. TTL (engl. Transistor Transistor Logic)
3.2.2. ECL (engl. Emitter Coupled Logic)
3.2.3. I2L (engl. Integrated Injection Logic)
MODUL 2/2od 3
2
3.2.1. TTL (engl. transistor transistor logic)
Nastala iz DTL (engl. diode-transistor-logic) porodice!
Integrirani 2-NI DTL sklop
UCC
R3=RC
R1
A UUL
D1
D3
D4
X
R2
B
UIZL=UCE
Ct
D2
MODUL 2/2od 3
3
UIZL
UIZL(1)min
Prijenosna karakteristika
i definicija granica
smetnji GS1 i GS0
UIZL(0)max
0 UUL(0)max UUL(1)min
UIZL
Loše strane DTLa:
•
prevelik broj dioda
• spori odziv (T sporo
izlazi iz zasićenja)
UUL
U IZL(1)min
U IZL(0)max
MODUL 2/2od 3
UUL
GS1
GS0
UUL(1)min
UUL(0)max
4
Transformacija DTL u TTL sklop:
UCC
RC
R
A
B
C
T1
3-NI
T2
UIZL(0)=UCEzas0,2V
f =ABC
uizl
UCC
UIZL(1)=UCC
0,7
MODUL 2/2od 3
UCC uul
5
A) Kada je barem jedan od ulaza na Uizl(0)=UCEzas=0,2V
UCC
R
IE1
A
B
C
UCEzas=U(0)
UCC
IB1 IC2
Ux
T1
-IC1= IB2= 0
RC
T2
Uizl(1)
Tranzistor u zasićenju uz UBE 0,8V!
U x  U BE1zas  U (0)  0,8  0,2  1V T1 u zasićenju
U x  U BC1zas  U BE 2
Premalen za T2 u zasićenju
MODUL 2/2od 3
6
I B1 
IC1,A
U CC  U x
0
R
IB1
IC1=0
UCEzas1
UCE, V
U BC1zas  U BE1zas  U CE1zas  U BE1zas  U T ln( I )
Kod realnih TTL tranzistora I0,02
U BC1zas  U BE1zas  0,1  0,8 - 0,1  0,7V
Uz Ux=1V, slijedi:
U BE 2  U x  U BC1zas  1  0,7  0,3V
Uz neopterećen T2 struja kolektora IC2=0, a budući da je IC1=0,
struja tranzistora T1 je IE1=IB1 i teče u prethodni stupanj!
MODUL 2/2od 3
7
B) Kad su svi ulazi na Uizl(1)=UCC
UCC
UCC
IB1 IC2
Ux
R
-IE1/m
A
B
C
UCE=U(1)
UCC
T1
-IC1= IB2> 0
RC
T2
Uizl(0)=UCE2zas
m=3 -broj emitera
Emiterski spoj tranzistora T1 nepropusno, a kolektorski
propusno polariziran: T1 u inverznom aktivnom području (IAP)!
 I C1  (1   I )  I B1  I B 2
MODUL 2/2od 3
8
U x  U BC1  U BE 2 zas
Faktor strujnog pojačanja tranzistora T1 u IAP-u:
I 
I
1 I
Struja baze IB1 je:
U CC  U x U CC  U BC1  U BE2 zas
I B1 

R
R
a odatle i struja kolektora -IC1 (odnosno struja emitera u
inverznom načinu rada!):
 I C1  I B 2
U CC  U BC1  U BE2 zas
 (1   I ) 
R
MODUL 2/2od 3
9
Struja emitera (koja teče iz prethodnog sklopa) IE:

U CC  U BC1  U BE2 zas 
I E1  I  I B1
 IE  

 I 
m
m
m R
Struja kolektora -IC1 može se izraziti i kao :
 I C1  I B 2 I B1  m  I E  I B1  I E1  I B1   I  I B1
pa je:
odnosno:
I B1 
 I C1
I
 B 2  1   I   I B 2
1 I
1 I
I E   I  I B2
Primjer: I=0,02 ; IB1=0,98·IB2  98% struje IB2 dolazi iz R!!
IB2=0,02·IB2  2% struje IB2 dolazi iz
prethodnog stupnja
MODUL 2/2od 3
10
Modifikacija osnovnog sklopa
UCC
Cp - sumarni parazitni opteretni
kapacitet (uključuje CbCB2, kapacitet
vodova, ulazni kapacitet svih spojenih
osnovnih TTL sklopova)
RC
T2
Cp
Pražnjenje kroz T2
Punjenje kapaciteta iz izvora UCC s vremenskom
konstantom RC·Cp. Vremenska konstanta manja za
manji RC, ali manji RC znači veću disipaciju na T2, a i
ulazak u zasićenje je otežan!
 MODIFIKACIJA SKLOPA
MODUL 2/2od 3
11
UCC
R
R3
IB4
R4
RC
T4
T1
RE3 služi za
odvođenje
ekscesnog
naboja iz T2!
T3
IB2
RE3
obrtač
faze
U(1)
U(0)
T2
Primjer:
R = 4 k,
R3 = 1,3 k,
RE3 = 1 k,
R4 =100 
n = 15,
td = 10 ns,
Pdis = 15 mW
Temeljni NI TTL sklop
(serija 74)
Obrtač faze definira komplementarni signal za T2 i T4. Kada
IB3 poraste, poraste i IC3 uslijed čega padne napon UCE3 pa
poraste napon URE3 te tranzistor T2 provede (a T4 ne vodi)!
MODUL 2/2od 3
12
A) Kad je barem jedan od ulaza na Uizl(0)=UCEzas=0,2V
Struja IB1 teče iz UCC kroz R , bazu-emiter T1 u prethodni
izlazni stupanj. IC1 = IB3 = 0! (T2 u zapiranju)
Iz UCC kroz R3 teče struja IB4 (T4 u zasićenju), dioda je
propusno polarizirana: Uizl=U(1)=UCC.
B) Kada su svi ulazi na Uizl(1)=UCC
T1 u IAP, IB3>0 pa je T3 u zasićenju.
Struja IB2>0, dioda je reverzno polarizirana, T4 je u zapiranju
pa kroz njega ne teće struja: Uizl=U(0)=UCezas.
MODUL 2/2od 3
13
Modifikacija sklopa
UCC
R
R3
R4
T5
T1
T3
T4
T5 zamjenjuje
diodu D! T4 i T5 u
Darlingtonovom
spoju!
T2
RE3
RE5
Darlingtonov spoj ima veliko strujno pojačanje uz mali izlazni
otpor. Svi tranzistori, osim T4, dolaze u zasićenje pa je sklop
vrlo brz.
MODUL 2/2od 3
14
Posebne izvedne TTL sklopova:
1) otvoreni kolektor (engl. open collector) - u izlaznom
stupnju postoji samo T2
- ožičeni ILI (engl.
wired OR)
ožičeni ILI
- prilagođavanje
razina (UCC UDD)
UCC
UDD
RC
MODUL 2/2od 3
15
2) sklop s tri stanja (engl. three-state logic)
UCC
R
R3
R4
T4
T1
T3
RE3
T2
Za E = "0” ne vode
nit T2 niti T4 pa je
izlaz “u zraku” visoka impedancija!
E = "0"
MODUL 2/2od 3
16
Poboljšanja standardne verzija TTL sklopova (serija 74):
• povećanje brzine (brzi TTL) ili
• smanjenje potrošnje (TTL male snage)
Bitan napredak:
• Schottkyjevim TTL sklopovima (serija 74S),
• Schottkyjevim TTL sklopovima male potrošnje (engl.
low-power Schottky TTL, serije 74LS), te
• naprednim Schottkyjevim TTL sklopovima (engl.
advanced Schhotky TTL, serije 74AS) i
• naprednim Schottkyjevim TTL sklopovima male
potrošnje (engl. advanced low-power Schottky TTL,
serije 74 ALS).
MODUL 2/2od 3
17
Schottkyjev TTL 2-NI sklop (74S)
UCC
Svi tranzistori
zamijenjeni
Schottkyjevim, osim
T4 koji ionako ne ide
u zasićenje.
A
R4
50 
R2
900 
R1
2.8 k
T5
T4
T2
DA
R6
T3
B
DB
R3
500 
Cp
R5
250 
T6
MODUL 2/2od 3
18
Schottkyjev TTL 2-NI sklop male snage (74LS)
UCC
R1
20 k
1) Svi otpornici 10
puta veći
2) višeemiterski
tranzistor
zamijenjen
diodama
(površina)
3) Otporniku R6
dodane diode za
brzo izvlačenje
naboja iz T4.
A
DA
R4
120 k
R2
20 k
D3
D1
T5
T4
T2
D4
D2
R6
4 k
B
T3
DB
R3
1.5 k
R5
3 k
T6
MODUL 2/2od 3
19
Daljnja poboljšanja:
• napredna Schottkyjeva logika AS TTL (manji
otpornici)
• napredna Schottkyjeva logika AS TTL male snage
(diode I sklopa zamijenjene PNP emiterskim
tranzistorima -brži rad)
Parametri TTL porodice integriranih sklopova
td
P
tdP
F
74
, ns
10
, mW 10
, pJ
100
8
74S
3
20
60
10
74LS
10
2
20
100
MODUL 2/2od 3
74AS
1,5
20
30
10
20
3.3.2. ECL (engl. emitter coupled logic)
Temelj - strujna sklopka. Tranzistori nisu u zasićenju (td=4 ns)!!
Jedna od varijanti ECL sklopa.
290 
300 
T6
C
T1
A
B
T2
T3
A
C
I0
T4
T5
UREF=-1,175V
A'
1,18 k
U(1)=-0,75 V
-5,2 V
U(0)=-1,55 V
U= U(1)-U(0) = 0,8 V
MODUL 2/2od 3
1,5 k
A+B+C
A+B+C
21
Prijenosna funkcija:
GS1 i GS0 granice smetnje
Uizl1
GS1
GS0
U(1)
U/2
U
U0=UR
U(0)
U(0)
UR
U(1)
MODUL 2/2od 3
Uul
22
Logička funkcija:
f =A+B+C
A
B
C
f =A+B+C
Realizacija funkcije "spojeni I"
A
C
A
B
C
D
f =D(A+B+C)
f =D(A+B+C)
IC
UREF
D
A'
MODUL 2/2od 3
23
Prednosti ECL logike:
1) tranzistori nisu u zasićenju
2) Pdis=konst. zbog izvora I0 (ne ovisi o frekvenciji rada)
3) zbog I0=konst. ne generira smetnje u UCC
4) istovremeno postoje komplementarni izlazi ILI i NILI
5) mogući spojevi "spojeni I" i "spojeni ILI"
6) parametri slabo ovise o temperaturi
Mane ECL logike:
1) razmak logičkih razina svega 0,8 V
2) veća disiprana snaga Pdis zbog I=konst.
3) za spajanje s ostalim porodicama (TTL, I2L, CMOS)
potrebni posebni međusklopovi za pomak
naponskih razina.
MODUL 2/2od 3
24
Parametri ECL porodice integriranih sklopova
td
P
tdP
F
, ns
, mW
, pJ
ECL 10k
ECL 100k
3
25
73
10
0,75
40
30
10
MODUL 2/2od 3
25
2.3.3. I2L (engl. Integrated Injection Logic)
ili MTL (engl. Merget Transistor Logic) - stopljena
tranzistorska logika. Razvijena kao protuteža MOS LSI i
VLSI integriranim sklopovima.
Zahtjevi na VLSI ćeliju:1) što veća gustoća pakiranja
2) jednostavan tehnološki proces
3) što jednostavnija ćelija (manje
metalizacije)
4) što manji Pdis
5) što kraće vrijeme kašnjenja td
6) što manji umnožak Pdis·td
NMOS i CMOS zadovoljavaju većinu zahtjeva!
MODUL 2/2od 3
26
I2L ćelija nastaje iz RTL ćelije
I0
A
RC
A
A
I0
A
NPN - stopljeni
višekolektorski tranzistor
PNP - lateralni tranzistor
(injektor)
R - vanjski otpor za I0
(1nA do 1mA)
I0 A A
AA
A
A
A
MODUL 2/2od 3
A
27
Presjek planarne I2L ćelije (proces s pet maski)
Ep
P
Bn(Cp) Cn1
Cn2
N+
P
N+
N
N+
En, Bp
Ep(I0) Cn1 Cn2
Bn,,Cp
Bp
En
MODUL 2/2od 3
28
Kaskadni spoj I2L ćelija s logičkom "1" na ulazu
IB1=I1
U(1)
I0
IC1=I2 IB2=0
T1
I1
IC2=0 IB3=I3
T3
T2
I2
I0
LT1
I0
LT3
LT2
ZAS
I3
ZAP
ZAS
Kaskadni spoj I2L ćelija s logičkom "0" na ulazu
IB1=0
U(0)
I0
IC1=0
IB2=I2
IC2=I3 IB3=0
T1
I1
I0
LT1
I2
I0
I3
LT3
LT2
ZAP
T3
T2
ZAS
MODUL 2/2od 3
ZAP
29
Prijenosna karakteristika:
Uizl, V
0,6
Za strujno pojačanje
NPN tranzistora od
=15.
0
0
0,6
Uul, V
MODUL 2/2od 3
30
Određivanje vremena kašnjenja I2L sklopova
Prstenasti oscilator (n neparan broj)
UA
T1
UB
T2
UC
Tn
T  2  n 
T
kašnjenje  
2n
UA
t
UB
t
UC

T=2n
MODUL 2/2od 3
t
31
NILI sklop
A
T1
f=A+ B
LT
I0
B
T2
MODUL 2/2od 3
32
Vrlo snažna veza između topologije i električke sheme =
stapanje elemenata
Čip mora imati vlastiti generator za pretvaranje vanjskog
napona napajanja u napon napajanja internih I2L ćelija.
Injekcijska struja I0 distribuira se PNP višekolektorskim
tranzistorima (> 20 kolektora).
UCC
Interno napajanje
UCC'=1-1,5 V
Generator napajanja I2L
ćelija
2
IL
MODUL 2/2od 3
33
Parametri I2L porodice integriranih sklopova
td
P
tdP
F
, ns
, mW
, pJ
40
1
40
8
MODUL 2/2od 3
34