Transcript 発表概要 - Xilinx

ソフトウェア・ソリューションの発表
2000年10月2日
デイブ・グレース
ザイリンクス社
ソフトウエア・プロダクト・マーケティングマネージャ
[email protected]
®
本日の発表
2000年10月2日
ザイリンクス、無償 Web 設計ツールに
FPGAサポートを追加
プログラマブル・ロジック業界のリーダが
ゼロ・コストの導入プログラムを通して
新市場に PLD ソリューションを提供
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バリアを排除するザイリンクス
WebPACK ISE によって、HDL ベースの完全な
プログラマブル・ロジック開発システムを実現
 Integrated Synthesis Environment（統合型合成環境）技術
に基づく
— 最新リリースのザイリンクスEDA技術
— Foundation ISE と同一 = 容易なｱｯﾌﾟｸﾞﾚｰﾄﾞ
 ダウンロード可能なモジュールのスイートによる構成
— ユーザに完全な柔軟性を提供
— 小さいモジュール・サイズ = ダウンロードの高速化
 ライセンス不要で即起動
— 無期限有効
— 即時の生産性向上
 最新バージョン、情報提供
— ユーザに電子メールで新リリースを通知
 無償
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WebPOWERED ソリューションの成長
19,500 以上のユーザ、国際的な普及、堅調かつ安定的な成長
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新しい市場の分野でデザインを実現する
WebPACK ISE
 高集積度、高パフォーマンス、低電力消費
XCV300E
CPLDの
プライス とバリューの
リーダ
ASIC 価格の
FPGA
 完全な HDL ソリューション
 最速の実回路化技術
無償の使いやすいデスクトップ・デザイン環境
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新しい量産市場向けソリューション
 WebPACK ISE によって、ザイリンクス FPGA & CPLD
ソリューションを新しい市場分野に投入
— ﾃﾞｼﾞﾀﾙ・ｱｸｾｽ・ｿﾘｭｰｼｮﾝ
— ﾃﾞｼﾞﾀﾙ・ｺﾝｼｭｰﾏ・ｴﾚｸﾄﾛﾆｸｽ・ｿﾘｭｰｼｮﾝ
— ﾃﾞｼﾞﾀﾙ・ ﾎｰﾑ・ﾈｯﾄﾜｰｷﾝｸﾞ・ｿﾘｭｰｼｮﾝ
 ザイリンクスの 「デジタル・コンシューマ・ロジック」
のメリット
— コスト効率の良さ
— 電力消費の低減
— システムのアップグレード可能性
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WebPACK ISE
完全な HDL デザイン環境を提供
 簡単に
—
—
—
使える
習得できる
入手できる
 最新の ISE 技術
—
Foundation ISE への
アップグレード機能
 完備した HDL:
—
—
—
VHDL
Verilog
ABEL
 HDL シミュレーション
 テスト・ベクタ生成
 定評を得ている生産性
向上ツール
Key Software Features
Platform
Virtex Series
Spartan-II Series
CoolRunner Series
XC9500 Series
Graphical Editor
HDL Design Editor
State Diagram Entry
Timing & I/O Constraints
Chip Level Constraints
ABEL Synthesis
HDL Synthesis
Incremental Synthesis
HDL Simulation
Test Bench Generation
Static Timing Analysis
Functional Simulation
Timing Simulation
3rd Party Sim Support
Constraints Driven Imp.
JTAG Programming
Bitstream & PROM Config
Delivery
WebPACK ISE
PC
XCV300E
YES
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YES
YES
YES
YES
YES
YES
YES
XST
YES
YES
YES
YES
YES
YES
YES
YES
YES
YES
Internet & CD
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WebPACK ISE V3.2i
 モジュール式で、ダウンロード可能なデスクトップ・ソリューション
— XC9500、CoolRunner、Spartan-II とXCV300Eをサポート
— 単独のファイルまたは InstallFromTheWeb™
— ダウンロードするソフトウェア・バージョンを選択可能
 Integrated Synthesis Environment (ISE) の付属項目:
— Foundation ISE プロジェクト・ナビゲーション・システム
— XST 合成、ABEL V7.3 とECS グラフィカル・エディタ
 backPACK の生産性向上オプション:
—
—
—
—
ModelSim™ザイリンクス・エディションHDLシミュレーション
VSS StateCAD™ と HDL Bencher™
FPGA フロアプランナ と CPLD ChipViewer
CPLD 回路図ライブラリ
 IEEE 1149.1 JTAGプログラミング とコンフィギュレーション
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CPLD と FPGA をどちらもサポート
 XC9500 シリーズ
— 5 、3.3 、2.5 volt の CPLD
— 36 ～ 288 のマクロセル
 CoolRunner シリーズ
— 3.3 volt の超低消費電力の CPLD
— 32 ～ 384 のマクロセル
 Spartan-II シリーズ
— 2.5 volt FPGA
— 15,000 ～ 200,000 のシステム・ゲート
 Virtex XCV300E シリーズ
— 1.8 volt FPGA
— 300,000 システム・ゲート
XCV300E Only
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WebPOWERED ソフトウェアで
業界をリード
ModelSim MXE HDL
シミュレーション
VSS StateCad &
HDL Bencher
無償の CPLD 用
XST 合成
すべての CPLDデバイス
のオンライン価格照会
システム・ゲート数
300,000まで
無償の FPGA 用
XST 合成
オンライン＆ダウンロード可能なソリューションの
ソフトウェア・バージョン制御
ダウンロード可能な
単独パッケージの
VHDL、Verilog、ABEL
オンラインの対話型
CPLD デザイン/評価
システム
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WebPACK ISE の特長
 完全なゼロ・コストの導入PLDデザイン・ソリューション
 ダウンロード可能な単独のソリューションで業界で
最も幅広い PLD 製品を提供
 市場への最速投入を実現
— 使いやすいデザイン・ツール
— 入手しやすい Web 経由のダウンロード
— ライセンスは不要
 新しい量産市場向けの Web 配布可能なデスクトップ・
ソリューション
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Additional Information
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ザイリンクスのソフトウェア・ソリューション
ｿﾌﾄｳｪｱの主要機能
プラットフォーム
Virtex シリーズ
Spartan シリーズ
CoolRunner シリーズ
XC9500 シリーズ
グラフィカル・エディタ
HDL デザイン・エディタ
状態遷移図入力
タイミング & I/O 制約
チップ・レベル制約
COREGenerator
ABEL 合成
HDL 合成
増分合成
モジュール式デザイン
HDL シミュレーション
テスト・ベンチ生成
スタティック・タイミング解析
機能シミュレーション
タイミング・シミュレーション
3rd ﾊﾟｰﾃｨのｼﾐｭﾚｰｼｮﾝ・ｻﾎﾟｰﾄ
制約ドリブン・インピーダンス
JTAG プログラミング
Bitstream & PROM コンフィグ
ChipScope ILA
配布方式
WebPACK ISE
PC
XCV300E
Spartan-II
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XST
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インターネット & CD
Foundation ISE
PC
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FPGA Express & XST
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オプション
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オプション
CD
Alliance
PC / UNIX
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オプション
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オプション
CD
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ISE（統合型合成環境）
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業界初、唯一のオンライン・
デザイン/評価システム
 ザイリンクスの全 CPLD & SimplePLD をサポート
— XC9500/XL/XV
— CoolRunner XPLA/E/2/3
— 16V8、20V8、22V10 など
 HDL & 標準ネットリスト入力
— VHDL、Verilog、ABEL
— EDIF および XNF
 高い競合力の変換能力
— Altera、Vantis
— Philips PHDL
 オンラインの価格照会
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